 Anccend
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上板支持：Nexys4DDR 顶层、片内 ROM/RAM 与 MMIO 跑马灯演示
- 新增 cpu21_board_top.v：上板顶层。处理器顶层暴露了 775 位调试端口，直接作为
实现顶层会因 IO 超限无法布局布线（[Place 30-415] IO Placement failed due to
overutilization），本模块只引出板上真正需要的 23 个引脚
（clk100 / rst_n / go / irq_sw[2:0] / led[15:0] / led_we）。
* 100 MHz 经 CLK_DIV=16 分频到 6.25 MHz：ALU 的除法/取余是组合电路，
100 MHz 下 WNS=-84.126 ns（325 级逻辑）无法收敛，分频后 WNS=+6.083 ns。
* 分频时钟由 Vivado 自动插入 BUFG；RTL 中不例化原语，以便跨工具仿真。
* 复位同步器、片内 ROM（1024x32，组合读，`include cpu21_board_rom.vh`）、
片内 RAM（1024x32，字节写使能，只响应地址 <4KB，避免与 MMIO 地址别名）。
- 新增 cpu21_board_top.xdc：Nexys4DDR 引脚约束 + create_generated_clock。
- 新增 tools/hex2vh.py：把 hex 机器码转成 rom[i] = 32'h...; 初始化包含文件。
- 新增 testbench/programs/board_demo.asm 与 testbench/tb_board_top.v：
16 步跑马灯演示程序（通过 MMIO 写 LED）。仿真验证：默认 ROM 下首次写入
LED=0001，快速 ROM 下完整序列 0001..8000 循环。
- 新增 cpu21_board_rom.vh / cpu21_board_rom_fast.vh，由 BOARD_ROM_FAST 宏选择。
- tools/rv_asm.py：读源文件时兼容带 BOM 的 UTF-8。
- 测试资源：补齐 lui_test.expected；修正 mmio_test.expected（print 由
lui+sw 实现，本身就是一次 LED 写，共 5 次）。三个回归全部通过：
isa_test 24/24、lui_test 4/4、mmio_test 5/5。
- .gitignore：忽略 _tmp/、_vivado/、*.vcd、*.pb、*.hex.lst。
- 说明文档：模块划分表补上上板相关模块，新增“上板（Nexys4DDR + Vivado）”
章节（引脚分配、分频原因、ROM/RAM 组织、ROM 生成流程、Vivado 工程设置、
实现结果）。
实现结果：synth_design / route_design / write_bitstream 全部完成，
LUT 5400 (8.52%)、LUTRAM 512、FF 2507、DSP 12、IOB 23 (10.95%)，
bit 文件为 pipelined-cpu/pipelined-cpu.runs/impl_1/cpu21_board_top.bit
（Vivado 工程目录被 .gitignore 排除，不入库）。
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2026-09-13 17:37:44 +08:00 |
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Anccend
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实现 MMIO，LED 显示从 ecall 改为内存映射存储
cpu21_mmio.v（新增）
- 在 MEM 级做地址译码，把外设寄存器映射进数据地址空间；目前实现 LED 数据
寄存器（地址由顶层 parameter LED_ADDR 指定，默认 0x0000_1000，位于 4 KB
数据 RAM 之外，不会与 RAM 冲突）；
- 地址译码按“字”对齐：同一 32 位寄存器内任意字节偏移都算命中，具体修改
哪几个字节由 wstrb 决定，因此 sw 写全字、sb 只写单字节（与 RAM 字节写
语义一致）；
- 读命中时由顶层用 rdata_o 取代 data_rdata_i，从而支持把 LED 值读回；
- led_valid_o 在写入后拉高一拍，作为“本周期有 LED 写入”的指示。
cpu21_riscv_redirect_int_bpb.v
- 顶层参数新增 LED_ADDR；例化 cpu21_mmio 并新增访存读数据选择
mem_rdata = mmio_rdata_hit ? mmio_rdata : data_rdata_i（MEM/WB 捕获用它）；
- 删除 ecall 驱动的 LED 逻辑（原 ex_led_event 与 led_data_q/led_valid_q 寄存器
移入 MMIO 模块），LED 输出端口改由 cpu21_mmio 驱动；
- ecall 保留停机语义：a7==34 的历史“显示”调用保留为无操作，其余（如 a7=10）
仍置 halted_o。
测试资产
- tools/rv_asm.py：print 伪指令改为“lui t6,LED_ADDR>>12 + sw a0,0(t6)”（写 MMIO
LED 寄存器，仍需两个字）；新增 sb 支持；文末说明同步更新；
- testbench/programs/mmio_test.asm + mmio_test.expected（新增）：覆盖全字写、
读回、字节写三种情况；
- isa_test.asm / lui_test.asm 迁移到 MMIO 输出方式；
- 两个 testbench 的 RAM 模型处注明 MMIO 区域不属于 RAM。
验证（xsim，按提交后的正式路径生成 hex）
- mmio_test：4 项输出全部匹配（12345678 / 12345678 / ffffffff / ffff7fff，
最后一项为 sb 覆盖 led[15:8] 后读回）；
- isa_test：24 项输出与 isa_test.expected 逐项一致；lui_test：4 项输出正确；
- 中断测试程序回归：IRQ1@cyc85、IRQ2@cyc266、IRQ3@cyc447 与改动前一致，
FINAL 统计完全一致（stalls=11 bubbles=297 cond_taken=648 pred_ok=663
pred_fail=102，6003 周期）；
- benchmark 长仿真回归：FINAL 统计与改动前完全一致（stalls=3195 bubbles=6955
cond_taken=8857 pred_ok=9455 pred_fail=1050，60000 周期），且 LED 输出次数为 0，
确认 ecall 已不再驱动 LED；
- cpu21_mmio.v 已加入 Vivado 工程 sources_1。
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2026-09-13 16:30:57 +08:00 |
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Anccend
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新增 ISA 验证资产：迷你汇编器 + 指令测试程序
tools/rv_asm.py
- 极简 RISC-V 汇编器（Python 3，无第三方依赖），支持
add/sub/and/or/xor/sll/srl/sra/slt/sltu、mul/mulh/mulhsu/mulhu、
addi/slti/sltiu/xori/ori/andi、slli/srli/srai、lw/sw、
beq/bne/blt/bge/bltu/bgeu、lui、jal/jalr、ecall、标签与 # 注释；
- 提供 print / halt 两条双字伪指令（分别等价于 addi a7,zero,34 + ecall、
addi a7,zero,10 + ecall）；
- I 型与访存立即数做 12 位有符号范围检查，越界直接报错，避免静默截断；
- 除 hex 外同时输出 .lst 编码清单，便于与 .asm 逐行核对。
testbench/programs/isa_test.asm + isa_test.expected
- 指令扩展验证程序：sltiu（两个方向）、xor/sll/srl/sra、mul/mulh/mulhu/mulhsu、
bltu/bge/bgeu 的有符号与无符号区分，以及 bge/bgeu/bltu 三个循环，
共 24 项 LED 输出，期望值逐行保存在 isa_test.expected。
testbench/programs/lui_test.asm
- LUI 验证程序：0x12345 / 0xfffff / 0x80000 与 lui+addi 组合，共 4 项输出。
另外包含编辑器/格式化工具对 cpu21_riscv_alu.v、cpu21_riscv_branch_unit.v、
cpu21_riscv_decoder.v 的重排（纯格式，语义等价）。
验证（xsim + testbench/tb_no_intr.v，按提交后的正式路径生成 hex）
- isa_test：24 项 LED 输出与 isa_test.expected 逐项一致，143 周期后 halt 停机；
- lui_test：12345000 / fffff000 / 80000000 / 12345678，21 周期后停机；
- 重新编译无 error / warning。
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2026-09-12 19:10:24 +08:00 |
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Anccend
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ISA 扩展：sltiu、bge/bgeu、mulh/mulhsu/mulhu（并回归 xor/sll/srl/sra/bltu/mul）
cpu21_riscv_alu.v
- 新增 ALU_MULH(4'd13)、ALU_MULHSU(4'd14)：用 64 位有符号乘积
mult_ss = $signed(a)*$signed(b)、mult_su = $signed(a)*$signed({32'b0,b})
取高 32 位；mulhu 复用 ALU_MUL 的 result2（无符号乘积高 32 位），
与课程约定的 remu 共用 wb_sel=3 通道，因此 ALU 操作码仍为 4 位。
cpu21_riscv_decoder.v
- OP_I 新增 funct3=011 -> sltiu（立即数符号扩展后无符号比较）；
- OP_R 的 funct7=0000001 分支改为完整 M 扩展译码：
000=mul、001=mulh、010=mulhsu、011=mulhu，并保留 111=remu（wb_sel=3）；
- OP_BRANCH 新增 funct3=101(bge)、111(bgeu)，新增 bge_o/bgeu_o 输出，
ALU_OP 仍按比较类型给出 SLT/SLTU/SUB。
cpu21_riscv_branch_unit.v
- 新增 bge_i、bgeu_i；把四种比较预计算成短 wire（有符号 <、>= 与无符号 <、>=）
再组合出 branch_taken，顺带修掉之前被自动换行拆散的 $signed 表达式。
cpu21_riscv_redirect_int_bpb.v
- 新增 d_bge/d_bgeu 连线与 idex_bge_q/idex_bgeu_q 流水寄存器（含复位与捕获）；
- IF 级 f_is_branch 纳入 funct3=101/111，使 bge/bgeu 也参与 BPB 预测。
说明文档
- 功能列表与编码表补充 sltiu、bge/bgeu 与 M 扩展乘法。
验证（xsim + tb_no_intr；测试程序由临时小汇编器生成，共 24 项 LED 输出逐项比对）
- sltiu：1 <u 0xffffffff = 00000001；0xffffffff <u 1 = 00000000
- xor：0xff ^ 0xffffffff = ffffff00
- sll：1 << 31 = 80000000；srl：0xffffffff >> 28 = 0000000f；sra：同左 = ffffffff
- mul：1234*567 = 000aad1e；mulh：(-1)*(-1) 高 = 00000000
mulhu：0xffffffff^2 高 = fffffffe；mulhsu：(-1)*2 高 = ffffffff
- bltu：0 <u 0xffffffff 成立（取跳转分支）；bge：(-1) >= 0 不成立（走 fall-through）；
bgeu：0xffffffff >=u 0 成立
- bge / bgeu / bltu 三个循环计数正确（fffffffd..00000000 / 3..1 / 4..1），最后 halt 停机
（143 周期，halted=1）
- 回归：中断测试程序 6003 周期统计与改动前逐项一致
（stalls=11 bubbles=297 cond_taken=648 pred_ok=663 pred_fail=102，
IRQ1@cyc85、IRQ2@cyc266、IRQ3@cyc447）；
benchmark 的 BLT 段落仍连续输出 fffffff1..ffffffff，
60000 周期统计与改动前完全一致（stalls=3195 bubbles=6955 cond_taken=8857
pred_ok=9455 pred_fail=1050）。
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2026-09-12 19:02:24 +08:00 |
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实现 LUI 指令（加载高位立即数）
- cpu21_riscv_alu.v：新增 ALU_PASSB(4'd15)，直接把 B 端送到 result；
- cpu21_riscv_decoder.v：新增 OP_LUI（IR[6:2]=0x0d，即标准 RISC-V opcode 0x37），
imm = {IR[31:12], 12'b0}，用 ALU_SRC 选择立即数、ALU 直通输出写回 rd，
不读源寄存器（uses_rs1/rs2 保持 0）；
- 说明文档补充 lui 的功能说明与编码表行。
验证（xsim + tb_no_intr，自编的小汇编器生成测试程序）：
依次输出 12345000 / fffff000 / 80000000，以及 lui+addi 组合得到 12345678，
随后 a7=10 停机（共 21 周期，halted=1），无编译错误与警告。
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2026-09-12 18:59:04 +08:00 |
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Anccend
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重构：按功能拆分流水线模块、修复 BLT 指令、注释中文化
1) 模块拆分（便于单独仿真调试）
把原来单文件的三模块结构按功能拆成 10 个独立文件，顶层只保留五级流水
寄存器、子模块例化、PC/IF-ID/ID-EX 控制优先级与对外输出：
cpu21_riscv_alu.v 组合 ALU（result2 用于 MUL 高位/余数）
cpu21_bpb_8.v 8 项全相联分支目标缓冲
cpu21_riscv_decoder.v ID 级组合译码器
cpu21_riscv_regfile.v 寄存器堆（写优先旁路）
cpu21_riscv_forward_unit.v EX 级前递网络
cpu21_riscv_store_unit.v EX 级存储数据对齐（sw/sb）
cpu21_riscv_branch_unit.v EX 级控制流裁决
cpu21_riscv_hazard_unit.v load-use 冒险与停顿/冲刷判定
cpu21_riscv_irq_ctrl.v 中断优先级、ustatus/uepc、嵌套返回栈
cpu21_riscv_perf_counters.v 性能计数器
已把上述文件加入 Vivado 工程 sources_1；端口、时序与行为经 xsim 对同一
ROM 逐周期回归验证，统计量完全一致。
2) 修复 BLT 指令（真值表第 28 行：opcode IR[6:2]=0x18、funct3=100、ALU_OP=SLT）
此前 funct3=100 未译码，blt 被当作空指令执行，于是
`blt s1,zero,loop` 的循环只执行一次就顺序落到退出代码并停机
（现象：只输出第一个值后就不再运行）。
- cpu21_riscv_decoder.v：新增 blt_o，OP_BRANCH 接受 funct3=100，
并按真值表给出 ALU_SLT（beq/bne 仍为 SUB，bltu 仍为 SLTU）
- cpu21_riscv_branch_unit.v：新增 blt_i，用有符号比较
$signed(src1) < $signed(src2) 裁决
- cpu21_riscv_redirect_int_bpb.v：新增 idex_blt_q 流水寄存器，
IF 级 f_is_branch 纳入 funct3=100，使 blt 也参与 BPB 预测
验证：blt 小程序正确输出 -3/-2/-1 后停机（cond_taken=2）；
benchmark 第 [4] 段完整输出 fffffff1..ffffffff；
中断测试程序的中断入口与停留周期与改动前一致。
3) 注释中文化
- cpu21_riscv_redirect_int_bpb.v 及全部新增子模块使用中文注释；
- testbench/tb_cpu21_riscv_redirect_int_bpb.v 与新增的 tb_no_intr.v
注释全部译为中文。
- testbench/tb_no_intr.v：与中断测试平台同框架但不注入 irq 脉冲的对照
测试平台（修复其 $dumpvars 引用了不存在的模块名，并改用 tb_no_intr.vcd
避免与另一个 TB 的波形文件互相覆盖）。
4) 其他
- testbench/tb_cpu21_riscv_redirect_int_bpb.v 的默认 ROM_FILE 改为
cpu21_riscv_redirect_int_bpb_rom.hex（中断测试程序）；
- cpu21_riscv_redirect_int_bpb说明.md 增补"文件与模块划分"章节与 BLT 说明；
- 真值表.txt 移动到 testbench/programs/ 下。
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2026-09-12 18:48:31 +08:00 |
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注释添加和翻译
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2026-09-12 16:34:30 +08:00 |
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03ac91bf65
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初版，Logisim转换Verilog
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2026-09-12 13:18:24 +08:00 |
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