Anccend
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- 现在只有一份源文件，就在 pipelined-cpu/ 下：
srcs/rtl（13 个处理器 RTL）、srcs/board、srcs/constrs、srcs/tb、srcs/rom、
tools/（rv_asm.py、hex2vh.py、run_regress.ps1）、programs/（汇编源码与期望值）。
仓库根目录的 rtl/、board/、testbench/、tools/ 已删除（删除前逐个文件比对过 MD5，
与工程目录里的副本完全一致），说明文档仍放在最外层
cpu21_riscv_redirect_int_bpb说明.md。
- .gitignore 改为：忽略 pipelined-cpu/ 下的工程生成物（*.xpr、*.runs、*.sim、*.cache…），
只跟踪 srcs/、tools/、programs/、create_project.tcl；_tmp/、_vivado/ 等本地临时目录
继续忽略。
- 新增 tools/run_regress.ps1：一键回归脚本。编译 srcs/rtl/ → 跑 muldiv/isa/lui/mmio
四个指令测试并与 programs/*.expected 逐值比对 → 跑两个流水基线 → 跑板级顶层
（-d BOARD_ROM_FAST）检查跑马灯，最后汇总 PASS/FAIL 并返回失败数作为退出码。
编译与仿真的中间文件写在 %TEMP%\cpu21_regress，不污染工程目录。实测全部通过。
- 新增 programs/board_demo_fast.asm：快速版演示程序（延时初值 64，约 2.6 µs/步），
对应 srcs/board/cpu21_board_rom_fast.vh；仿真时用 -d BOARD_ROM_FAST 才会选到它。
- 两个测试平台增加 srcs/rom 探测路径，工程目录内直接 Run Simulation 即可加载镜像。
- 文档：目录结构一节按新布局重写；新增“回归测试”一节（脚本用法 + 期望基线数字）；
上板章节的生成/仿真命令改为相对工程目录（python tools/rv_asm.py programs/…、
xvlog -d BOARD_ROM_FAST srcs/rtl/*.v …）；tools 里的用法示例同步更新；
“工程分享”一节去掉已不存在的副本同步说明。
- 清理：删除本地 _tmp/（约 57 MB）、_vivado/、.Xil/ 临时目录。
47 lines
2.1 KiB
Verilog
47 lines
2.1 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// 冒险/流水控制单元。
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//
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// load-use 冒险：EX 级是 load 且 ID 级指令马上要用它的结果时，插入一个
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// 气泡（停顿一拍）。其余数据相关由前递网络解决。
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// 冲刷（flush_younger）优先级高于停顿：中断、URET、ecall 停机、分支
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// 重定向都会丢弃年轻指令，此时不需要再插气泡。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_hazard_unit (
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input wire ifid_valid_i,
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input wire idex_valid_i,
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input wire idex_mem_to_reg_i,
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input wire [4:0] idex_rd_i,
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input wire d_uses_rs1_i,
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input wire d_uses_rs2_i,
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input wire [4:0] d_src1_idx_i,
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input wire [4:0] d_src2_idx_i,
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// 冲刷来源
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input wire take_irq_i,
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input wire uret_redirect_i,
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input wire halt_event_i,
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input wire redirect_valid_i,
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input wire halted_i,
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// 控制结果
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output wire load_use_hazard_o,
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output wire flush_younger_o,
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output wire pipeline_stall_o
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);
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// EX 级为 load，且 ID 级的源寄存器与它的目的寄存器相同。
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assign load_use_hazard_o = ifid_valid_i && idex_valid_i && idex_mem_to_reg_i &&
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(idex_rd_i != 5'd0) &&
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((d_uses_rs1_i && (d_src1_idx_i == idex_rd_i)) ||
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(d_uses_rs2_i && (d_src2_idx_i == idex_rd_i)));
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assign flush_younger_o = take_irq_i || uret_redirect_i || halt_event_i || redirect_valid_i;
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// 停顿条件里不再包含 flush_younger：冲刷时 valid 位会被清 0、PC/IF-ID 也由
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// 冲刷分支（优先级高于停顿）处理，同时发生停顿只会多保持一拍 payload，
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// 不影响正确性。这样可以避免把“冲刷”这条长路径引到 payload 的时钟使能上。
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assign pipeline_stall_o = load_use_hazard_o && !halted_i;
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endmodule
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`default_nettype wire
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