Anccend
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- 现在只有一份源文件，就在 pipelined-cpu/ 下：
srcs/rtl（13 个处理器 RTL）、srcs/board、srcs/constrs、srcs/tb、srcs/rom、
tools/（rv_asm.py、hex2vh.py、run_regress.ps1）、programs/（汇编源码与期望值）。
仓库根目录的 rtl/、board/、testbench/、tools/ 已删除（删除前逐个文件比对过 MD5，
与工程目录里的副本完全一致），说明文档仍放在最外层
cpu21_riscv_redirect_int_bpb说明.md。
- .gitignore 改为：忽略 pipelined-cpu/ 下的工程生成物（*.xpr、*.runs、*.sim、*.cache…），
只跟踪 srcs/、tools/、programs/、create_project.tcl；_tmp/、_vivado/ 等本地临时目录
继续忽略。
- 新增 tools/run_regress.ps1：一键回归脚本。编译 srcs/rtl/ → 跑 muldiv/isa/lui/mmio
四个指令测试并与 programs/*.expected 逐值比对 → 跑两个流水基线 → 跑板级顶层
（-d BOARD_ROM_FAST）检查跑马灯，最后汇总 PASS/FAIL 并返回失败数作为退出码。
编译与仿真的中间文件写在 %TEMP%\cpu21_regress，不污染工程目录。实测全部通过。
- 新增 programs/board_demo_fast.asm：快速版演示程序（延时初值 64，约 2.6 µs/步），
对应 srcs/board/cpu21_board_rom_fast.vh；仿真时用 -d BOARD_ROM_FAST 才会选到它。
- 两个测试平台增加 srcs/rom 探测路径，工程目录内直接 Run Simulation 即可加载镜像。
- 文档：目录结构一节按新布局重写；新增“回归测试”一节（脚本用法 + 期望基线数字）；
上板章节的生成/仿真命令改为相对工程目录（python tools/rv_asm.py programs/…、
xvlog -d BOARD_ROM_FAST srcs/rtl/*.v …）；tools 里的用法示例同步更新；
“工程分享”一节去掉已不存在的副本同步说明。
- 清理：删除本地 _tmp/（约 57 MB）、_vivado/、.Xil/ 临时目录。
47 lines
1.5 KiB
Verilog
47 lines
1.5 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// 寄存器堆：32 x 32 位，x0 恒为 0。
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//
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// 读端口为组合读，并对同周期的 WB 写回做"写优先"旁路，因此 ID 级可以
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// 立刻看到正在写回的结果，无需额外的寄存器堆相关冒险处理。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_regfile (
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input wire clk,
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input wire reset,
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// 读端口（组合）
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input wire [ 4:0] rs1_idx_i,
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input wire [ 4:0] rs2_idx_i,
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output wire [31:0] rs1_data_o,
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output wire [31:0] rs2_data_o,
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// 写端口（WB 级）
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input wire we_i,
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input wire [ 4:0] waddr_i,
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input wire [31:0] wdata_i
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);
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reg [31:0] regs[0:31];
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integer i;
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// 写优先旁路：同周期写回且地址相同的读请求返回新值。
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wire [31:0] rs1_raw = regs[rs1_idx_i];
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wire [31:0] rs2_raw = regs[rs2_idx_i];
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assign rs1_data_o = (rs1_idx_i == 5'd0) ? 32'b0 :
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((we_i && (waddr_i == rs1_idx_i)) ? wdata_i : rs1_raw);
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assign rs2_data_o = (rs2_idx_i == 5'd0) ? 32'b0 :
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((we_i && (waddr_i == rs2_idx_i)) ? wdata_i : rs2_raw);
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always @(posedge clk or posedge reset) begin
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if (reset) begin
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for (i = 0; i < 32; i = i + 1) regs[i] <= 32'b0;
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end else begin
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if (we_i && (waddr_i != 5'd0)) regs[waddr_i] <= wdata_i;
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regs[0] <= 32'b0;
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end
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end
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endmodule
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`default_nettype wire
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