Anccend
556fbe9530
- rtl/：12 个可综合的处理器源文件（顶层 cpu21_riscv_redirect_int_bpb.v，其余为各功能单元）。 - board/：板级顶层 cpu21_board_top.v、引脚约束 cpu21_board_top.xdc、片内 ROM 初始化 cpu21_board_rom.vh 与短延时版本 cpu21_board_rom_fast.vh。 - testbench/：保留三个测试平台；ROM 镜像统一放到 testbench/rom/，测试程序源码与期望值 仍在 testbench/programs/（其中的 .hex 是 RARS 原始输出，与 rom/ 里改过显示方式的版本 内容不同，两者都保留）。 - 同步更新：两个测试平台的 ROM 探测路径改为 testbench/rom/（并在头注释里补充说明： PowerShell 会把 -generic_top/--testplusarg 参数里的 "=" 拆开、Verilog 字符串中的 路径要用正斜杠）；tools/hex2vh.py 的用法示例指向 board/cpu21_board_top.v； 说明文档新增“目录结构”一节并同步所有路径引用；.gitignore 补充 .Xil/。 - 清理：删除 *.hex.lst 中间文件与空的 .Xil/ 目录。 - 验证：isa_test 24/24、lui_test 4/4、mmio_test 5/5 三项回归通过；两个基线（5560 / 6003 周期）与整理前一致；板级仿真（默认 ROM 首次写入 LED=0001、快速 ROM 跑马灯循环）正常； Vivado 工程源文件路径同步到 rtl/ 与 board/ 后综合通过（LUT 5276、23 个引脚，与整理前 完全一致），因此已有 bit 文件仍然有效。
57 lines
1.8 KiB
Verilog
57 lines
1.8 KiB
Verilog
`timescale 1ns / 1ps
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// cpu21_board_top 的仿真测试（不上板，纯 RTL 仿真）
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// 检查内容：
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// 1) 复位释放后 CPU 能从片内 ROM 取指（ROM 由 cpu21_board_rom.vh 初始化）；
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// 2) 程序通过 MMIO 写 LED，板载 LED 端口上能看到 16 位跑马灯序列。
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// 默认的 board_demo 程序带约 20 ms 软件延时，仿真只需确认第一次写入；
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// 若要完整验证跑马灯序列，可生成一份短延时的 ROM 并用 -d BOARD_ROM_FAST 编译：
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// xvlog -d BOARD_ROM_FAST board/cpu21_board_top.v <rtl/*.v> testbench/tb_board_top.v
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module tb_board_top;
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reg clk100 = 1'b0;
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reg rst_n = 1'b0;
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reg go = 1'b0;
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reg [2:0] irq_sw = 3'b000;
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wire [15:0] led;
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wire led_we;
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always #5 clk100 = ~clk100; // 100 MHz
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cpu21_board_top #(
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.LED_ADDR(32'h0000_1000)
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) dut (
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.clk100(clk100),
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.rst_n (rst_n),
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.go (go),
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.irq_sw(irq_sw),
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.led (led),
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.led_we(led_we)
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);
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integer changes = 0;
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reg [15:0] led_prev = 16'hxxxx;
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always @(posedge clk100) begin
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if (led !== led_prev) begin
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changes = changes + 1;
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led_prev = led;
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$display("t=%t LED=%04h led_we=%b", $time, led, led_we);
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end
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end
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initial begin
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$timeformat(-9, 3, " ns", 12); // %t 按 ns 显示（默认按精度 ps 显示）
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$display("NOTE: 复位后观察 LED（默认程序首次写入应为 0001）");
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repeat (10) @(posedge clk100);
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rst_n = 1'b1;
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repeat (30000) @(posedge clk100); // 300 us（CPU 时钟经 16 分频，需要更长窗口）
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$display("FINAL: LED 变化次数=%0d 当前 LED=%04h", changes, led);
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$finish;
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end
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endmodule
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