risc-v-cpu/pipelined-cpu/srcs/rtl/cpu21_ps2_mouse.v

`timescale 1ns / 1ps
`default_nettype none

// -----------------------------------------------------------------------------
// cpu21_ps2_mouse —— 可选的真鼠标输入：PS/2 鼠标（Digilent Pmod PS2 插在 JA 上）。
//
// JA[1] = PS/2 DATA，JA[2] = PS/2 CLK（两条线都需要上拉，见 XDC 里的 PULLUP）。
//
// 注意：本模块没有在真实硬件上验证过（作者手头没有 PS/2 鼠标），如果你不用真
// 鼠标，请让顶层用 cpu21_pointer（5 向按键）作为事件源即可，C 程序完全不用改。
// 板级顶层 cpu21_board_top 用参数 USE_PS2_MOUSE 选择这两者。
//
// 实现内容：
//   1) 接收：在 ps2_clk 的下降沿采样 ps2_data，收满 11 位（起始 0 + 8 数据
//      LSB 先 + 奇校验 + 停止 1）后校验并拼成 3 字节一包；
//   2) 解析：byte0 = 标志（bit0 左键、bit1 右键、bit3 固定 1），byte1 = dx，
//      byte2 = dy，bit7 为符号位；
//   3) 上报：当 dx/dy 非 0 或按键状态变化时产生一个事件（单位与
//      cpu21_pointer 相同，即原始计数 = 1/8 格）；
//   4) 本模块只做"接收"，不实现主机→鼠标的命令发送（0xF4 使能上报）。多数
//      PS/2 鼠标上电后就会主动上报，这类鼠标可以直接用；如果你的鼠标上电毫无
//      反应，说明它需要主机先发 0xF4 —— 那部分需要自行补上，或者直接用默认的
//      5 向按键（cpu21_pointer），C 程序完全不用改。
// -----------------------------------------------------------------------------
module cpu21_ps2_mouse (
        input  wire clk,
        input  wire reset,
        // PS/2 双向线（开漏）
        input  wire ps2_clk_i,
        output wire ps2_clk_oe_o,
        input  wire ps2_data_i,
        output wire ps2_data_oe_o,
        // 事件上报
        output reg        ev_valid_o,
        output reg  [7:0] ev_dx_o,
        output reg  [7:0] ev_dy_o,
        output reg  [4:0] ev_btn_o,
        // 调试：收到的字节数（可选观察）
        output reg  [15:0] rx_count_o
    );

    // 开漏：oe = 1 时把线拉低，否则高阻（外部上拉）。本模块只接收，两条线都不驱动。
    assign ps2_clk_oe_o  = 1'b0;
    assign ps2_data_oe_o = 1'b0;

    // 两级同步
    reg ps2_clk_s1, ps2_clk_s2, ps2_data_s1, ps2_data_s2;
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            ps2_clk_s1  <= 1'b1;
            ps2_clk_s2  <= 1'b1;
            ps2_data_s1 <= 1'b1;
            ps2_data_s2 <= 1'b1;
        end
        else begin
            ps2_clk_s1  <= ps2_clk_i;
            ps2_clk_s2  <= ps2_clk_s1;
            ps2_data_s1 <= ps2_data_i;
            ps2_data_s2 <= ps2_data_s1;
        end
    end

    wire clk_fall = ~ps2_clk_s1 & ps2_clk_s2;  // 同步后的下降沿
    wire clk_rise = ps2_clk_s1 & ~ps2_clk_s2;

    // ---------------------------------------------------------------------------
    // 接收移位：11 位一帧，bit0 = 起始位，bit1..8 = 数据，bit9 = 校验，bit10 = 停止
    // ---------------------------------------------------------------------------
    reg [3:0]  bit_cnt_q;
    reg [10:0] frame_q;
    reg        frame_ok_q;
    reg [23:0] pkt_q;        // 3 字节包
    reg [1:0]  pkt_cnt_q;

    reg [7:0]  byte_cnt_q;   // 一包内的字节序号（0..2）
    reg [7:0]  dx_q, dy_q;
    reg [4:0]  btn_q;        // {4'b0, middle, right, left} -> 只取低 3 位使用

    // 校验：11 位中 1 的个数应为奇数（奇校验）
    function automatic odd_parity_ok(input [10:0] f);
        odd_parity_ok = ^{f[9:1]};  // data + parity 共 9 位，1 的个数应为偶数
    endfunction

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            bit_cnt_q  <= 4'd0;
            frame_q    <= 11'd0;
            frame_ok_q <= 1'b0;
            byte_cnt_q <= 8'd0;
            pkt_q      <= 24'd0;
            rx_count_o <= 16'd0;
            ev_valid_o <= 1'b0;
        end
        else begin
            ev_valid_o <= 1'b0;

            if (clk_fall) begin
                if (bit_cnt_q == 4'd0 && ps2_data_s2 == 1'b0) begin
                    // 起始位有效，开始收
                    frame_q   <= {ps2_data_s2, frame_q[10:1]};
                    bit_cnt_q <= 4'd1;
                end
                else if (bit_cnt_q != 4'd0) begin
                    frame_q <= {ps2_data_s2, frame_q[10:1]};
                    if (bit_cnt_q == 4'd10) begin
                        bit_cnt_q <= 4'd0;
                        // f = {停止, 校验, 8 数据, 起始}，这里只关心数据与校验
                        if (odd_parity_ok(frame_q) && (frame_q[10] == 1'b1)) begin
                            rx_count_o <= rx_count_o + 16'd1;
                            case (byte_cnt_q)
                                8'd0: begin
                                    // 标志字节：bit3 必须为 1（否则是鼠标发来的其他响应，丢弃）
                                    if (frame_q[8:1][3] == 1'b1) begin
                                        pkt_q[7:0] <= frame_q[8:1];
                                        byte_cnt_q <= 8'd1;
                                    end
                                end
                                8'd1: begin
                                    pkt_q[15:8] <= frame_q[8:1];  // dx
                                    byte_cnt_q <= 8'd2;
                                end
                                8'd2: begin
                                    byte_cnt_q <= 8'd0;
                                    ev_dx_o    <= frame_q[8:1];   // dy
                                    ev_dy_o    <= pkt_q[15:8];    // 注意：byte1 是 dx
                                    ev_btn_o   <= {2'b0, pkt_q[2], pkt_q[1]};  // {middle, right, left}
                                    ev_valid_o <= 1'b1;
                                end
                                default:
                                    byte_cnt_q <= 8'd0;
                            endcase
                        end
                    end
                    else begin
                        bit_cnt_q <= bit_cnt_q + 4'd1;
                    end
                end
            end
        end
    end

endmodule

`default_nettype wire
Tcl 一键重建