Anccend
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cpu21_mmio.v（新增） - 在 MEM 级做地址译码，把外设寄存器映射进数据地址空间；目前实现 LED 数据 寄存器（地址由顶层 parameter LED_ADDR 指定，默认 0x0000_1000，位于 4 KB 数据 RAM 之外，不会与 RAM 冲突）； - 地址译码按“字”对齐：同一 32 位寄存器内任意字节偏移都算命中，具体修改 哪几个字节由 wstrb 决定，因此 sw 写全字、sb 只写单字节（与 RAM 字节写 语义一致）； - 读命中时由顶层用 rdata_o 取代 data_rdata_i，从而支持把 LED 值读回； - led_valid_o 在写入后拉高一拍，作为“本周期有 LED 写入”的指示。 cpu21_riscv_redirect_int_bpb.v - 顶层参数新增 LED_ADDR；例化 cpu21_mmio 并新增访存读数据选择 mem_rdata = mmio_rdata_hit ? mmio_rdata : data_rdata_i（MEM/WB 捕获用它）； - 删除 ecall 驱动的 LED 逻辑（原 ex_led_event 与 led_data_q/led_valid_q 寄存器 移入 MMIO 模块），LED 输出端口改由 cpu21_mmio 驱动； - ecall 保留停机语义：a7==34 的历史“显示”调用保留为无操作，其余（如 a7=10） 仍置 halted_o。 测试资产 - tools/rv_asm.py：print 伪指令改为“lui t6,LED_ADDR>>12 + sw a0,0(t6)”（写 MMIO LED 寄存器，仍需两个字）；新增 sb 支持；文末说明同步更新； - testbench/programs/mmio_test.asm + mmio_test.expected（新增）：覆盖全字写、 读回、字节写三种情况； - isa_test.asm / lui_test.asm 迁移到 MMIO 输出方式； - 两个 testbench 的 RAM 模型处注明 MMIO 区域不属于 RAM。 验证（xsim，按提交后的正式路径生成 hex） - mmio_test：4 项输出全部匹配（12345678 / 12345678 / ffffffff / ffff7fff， 最后一项为 sb 覆盖 led[15:8] 后读回）； - isa_test：24 项输出与 isa_test.expected 逐项一致；lui_test：4 项输出正确； - 中断测试程序回归：IRQ1@cyc85、IRQ2@cyc266、IRQ3@cyc447 与改动前一致， FINAL 统计完全一致（stalls=11 bubbles=297 cond_taken=648 pred_ok=663 pred_fail=102，6003 周期）； - benchmark 长仿真回归：FINAL 统计与改动前完全一致（stalls=3195 bubbles=6955 cond_taken=8857 pred_ok=9455 pred_fail=1050，60000 周期），且 LED 输出次数为 0， 确认 ecall 已不再驱动 LED； - cpu21_mmio.v 已加入 Vivado 工程 sources_1。
63 lines
2.5 KiB
Verilog
63 lines
2.5 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// MMIO：把外设寄存器映射到数据存储器地址空间。
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// 目前实现 LED 数据寄存器（LED_ADDR 默认 0x0000_1000，位于 4 KB 数据 RAM 之外）：
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// * 写：sw / sb 命中该地址（按字对齐，即同一 32 位寄存器内的任意字节偏移
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// 都算命中）时更新 LED 寄存器，led_valid_o 拉高一拍；sb 依据 wstrb_i 只
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// 修改对应的字节通道（与 RAM 的字节写语义一致）。
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// * 读：lw 命中该地址时 rdata_hit_o 拉高，顶层据此选择本模块的 rdata_o
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// 而不是外部 data_rdata_i，从而支持把 LED 值读回。
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//
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// 以后要增加外设（拨码开关、UART 等）时只需在这里扩展地址译码，
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// 处理器核心与流水线时序不需要改动。
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module cpu21_mmio #(
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parameter [31:0] LED_ADDR = 32'h0000_1000
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) (
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input wire clk,
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input wire reset,
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// MEM 级的访存请求（来自 EX/MEM 流水寄存器）
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input wire mem_valid_i,
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input wire mem_write_i,
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input wire mem_read_i,
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input wire [31:0] addr_i,
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input wire [31:0] wdata_i,
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input wire [ 3:0] wstrb_i,
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// MMIO 读回
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output wire [31:0] rdata_o,
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output wire rdata_hit_o,
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// LED 外设
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output reg [31:0] led_data_o,
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output reg led_valid_o
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);
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// 地址译码按“字”对齐：同一 32 位寄存器内的任意字节偏移都算命中，
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// 具体修改哪几个字节由 wstrb_i 决定（sw 全字、sb 单字节）。
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wire led_wr = mem_valid_i && mem_write_i && (addr_i[31:2] == LED_ADDR[31:2]);
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wire led_rd = mem_valid_i && mem_read_i && (addr_i[31:2] == LED_ADDR[31:2]);
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assign rdata_hit_o = led_rd;
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assign rdata_o = led_data_o;
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always @(posedge clk or posedge reset) begin
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if (reset) begin
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led_data_o <= 32'b0;
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led_valid_o <= 1'b0;
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end else begin
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// led_valid_o 只拉高一拍，作为“本周期有 LED 写入”的指示。
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led_valid_o <= 1'b0;
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if (led_wr) begin
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if (wstrb_i[0]) led_data_o[7:0] <= wdata_i[7:0];
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if (wstrb_i[1]) led_data_o[15:8] <= wdata_i[15:8];
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if (wstrb_i[2]) led_data_o[23:16] <= wdata_i[23:16];
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if (wstrb_i[3]) led_data_o[31:24] <= wdata_i[31:24];
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led_valid_o <= 1'b1;
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end
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end
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end
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endmodule
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`default_nettype wire
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