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ccd1b917d0
tools/rv_asm.py - 极简 RISC-V 汇编器（Python 3，无第三方依赖），支持 add/sub/and/or/xor/sll/srl/sra/slt/sltu、mul/mulh/mulhsu/mulhu、 addi/slti/sltiu/xori/ori/andi、slli/srli/srai、lw/sw、 beq/bne/blt/bge/bltu/bgeu、lui、jal/jalr、ecall、标签与 # 注释； - 提供 print / halt 两条双字伪指令（分别等价于 addi a7,zero,34 + ecall、 addi a7,zero,10 + ecall）； - I 型与访存立即数做 12 位有符号范围检查，越界直接报错，避免静默截断； - 除 hex 外同时输出 .lst 编码清单，便于与 .asm 逐行核对。 testbench/programs/isa_test.asm + isa_test.expected - 指令扩展验证程序：sltiu（两个方向）、xor/sll/srl/sra、mul/mulh/mulhu/mulhsu、 bltu/bge/bgeu 的有符号与无符号区分，以及 bge/bgeu/bltu 三个循环， 共 24 项 LED 输出，期望值逐行保存在 isa_test.expected。 testbench/programs/lui_test.asm - LUI 验证程序：0x12345 / 0xfffff / 0x80000 与 lui+addi 组合，共 4 项输出。 另外包含编辑器/格式化工具对 cpu21_riscv_alu.v、cpu21_riscv_branch_unit.v、 cpu21_riscv_decoder.v 的重排（纯格式，语义等价）。 验证（xsim + testbench/tb_no_intr.v，按提交后的正式路径生成 hex） - isa_test：24 项 LED 输出与 isa_test.expected 逐项一致，143 周期后 halt 停机； - lui_test：12345000 / fffff000 / 80000000 / 12345678，21 周期后停机； - 重新编译无 error / warning。
69 lines
2.8 KiB
Verilog
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Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// EX 级控制流裁决单元。
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//
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// 条件分支的实际方向与目标都在 EX 级解析；JAL/JALR 的目标也只在 EX 级
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// 得到，因此它们总是需要重定向。条件分支仅在预测方向/目标与实际不符时
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// 才重定向，这样预测正确时不会产生气泡。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_branch_unit (
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input wire valid_i,
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input wire [31:0] pc_i,
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input wire [31:0] imm_i,
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input wire [31:0] src1_i,
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input wire [31:0] src2_i,
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input wire branch_i,
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input wire beq_i,
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input wire bne_i,
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input wire blt_i,
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input wire bge_i,
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input wire bltu_i,
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input wire bgeu_i,
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input wire jal_i,
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input wire jalr_i,
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// IF 级携带过来的预测信息
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input wire pred_taken_i,
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input wire [31:0] pred_target_i,
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// 裁决结果
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output wire branch_taken_o,
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output wire controlflow_o,
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output wire [31:0] target_o,
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output wire redirect_valid_o,
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output wire [31:0] redirect_pc_o
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);
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// 比较结果预先算好，避免表达式过长被自动换行拆散。
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wire lt_signed = $signed(src1_i) < $signed(src2_i);
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wire ge_signed = $signed(src1_i) >= $signed(src2_i);
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wire lt_unsigned = src1_i < src2_i;
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wire ge_unsigned = src1_i >= src2_i;
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// 条件分支裁决：beq 相等、bne 不等、blt/bge 有符号比较、bltu/bgeu 无符号比较。
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assign branch_taken_o = branch_i &&
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((beq_i && (src1_i == src2_i)) ||
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(bne_i && (src1_i != src2_i)) ||
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(blt_i && lt_signed) ||
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(bge_i && ge_signed) ||
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(bltu_i && lt_unsigned) ||
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(bgeu_i && ge_unsigned));
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// 跳转目标：jalr 为 (rs1+imm) 且最低位清零；jal 为 PC+imm。
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assign target_o = jalr_i ? ((src1_i + imm_i) & 32'hffff_fffe) : (pc_i + imm_i);
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// EX 级存在需要裁决的控制流指令。
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assign controlflow_o = valid_i && (branch_i || jal_i || jalr_i);
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// 条件分支的预测方向/目标与实际不符，或 JAL/JALR 必须重定向。
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assign redirect_valid_o = controlflow_o &&
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(branch_i ?
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((pred_taken_i != branch_taken_o) ||
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(pred_taken_i && branch_taken_o &&
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(pred_target_i != target_o))) : 1'b1);
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// 预测了跳转但实际不跳转时，回到顺序地址继续取指。
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assign redirect_pc_o = (branch_i && !branch_taken_o) ? (pc_i + 32'd4) : target_o;
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endmodule
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`default_nettype wire
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