Alpha
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- create_project_saolei.tcl：独立工程 pipelined-cpu-saolei，只装配扫雷所需源文件， sources_1/sim_1 都固定定义 SAOLEI_ROM，sim_1 顶层 = tb_saolei；先清理旧工程再新建 （实测：建工程 + 综合均通过，0 error / 0 critical warning） - check_rtl_text.ps1：不再把 Verilog 延时语法 #10 / #(expr) / #delay 误报成粘贴正文 - create_project.tcl：默认程序切回中断测试 ccab