Anccend/risc-v-cpu
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Alpha 713ee99941 feat(saolei): 交互玩扫雷每一步自动出 PNG 
- play_saolei.tcl: k 每执行一个按键动作就存 shots/NNN_<按键>.png，并覆盖
  shots/latest.png（在 VS Code 里开着 latest.png 即可每步自动刷新）；新增 view 命令
- fb2png.py: 新增 --quiet（只写 PNG 不打印，供脚本批量截图）
- tb_saolei*.v: 仅格式调整（case 分支拆行），无语义变化
实测：k cuuuuc -> shots/001_c.png ... 006_c.png，每张 640x480 正常
 2026-09-19 20:01:28 +08:00
Alpha 132c9202f6 feat(saolei): 命令行交互式玩扫雷（无需 VGA 显示器） 
- srcs/tb/tb_saolei_play.v：受 cmd.txt 驱动的交互式 TB，每 100us 轮询一个按键字符，
  每 1ms 把显存 dump 到 now.txt
- tools/play_saolei.tcl：xsim 里 k c / k u / k f 一步一按键，自动把 now.txt 画到终端
- saolei/tools/fb2png.py：新增 --term，用 ANSI 24 位色在终端画 40x30 棋盘，光标格反色
- .gitignore：放行 create_project_saolei.tcl
实测：k c 进关卡、k uuuu 光标精确移动 4 格、k c 首击展开出数字 1/2
 2026-09-19 19:54:56 +08:00
Alpha 0908580e46 tcl: 新增扫雷专用建工程脚本 + 修文本自检误报 
- create_project_saolei.tcl：独立工程 pipelined-cpu-saolei，只装配扫雷所需源文件，
  sources_1/sim_1 都固定定义 SAOLEI_ROM，sim_1 顶层 = tb_saolei；先清理旧工程再新建
  （实测：建工程 + 综合均通过，0 error / 0 critical warning）
- check_rtl_text.ps1：不再把 Verilog 延时语法 #10 / #(expr) / #delay 误报成粘贴正文
- create_project.tcl：默认程序切回中断测试 ccab
 2026-09-19 19:50:37 +08:00
Alpha e44680a114 feat(board): 新增课程新版中断测试上板（多级中断 + 附加 SLL/SB/BLTU） 
- programs/risc-v-intrupt-sllsb.asm/.hex: 课程原始程序（344 字，hex 已去掉 Logisim
  的 v2.0 raw 头），保留原文件以便追溯
- tools/adapt_intrupt_sllsb.py: 把它适配到本 CPU 上板（只改 ROM 内容，地址不变）
  - 课程用 addi a7,zero,34 + ecall 显示，本 CPU 里那是空操作 -> 每条显示点原地换成
    一次调用：主程序 jal ra,DISP_DLY；ISR 用 add a7,a0,zero + jal a0,DISP_DLY_ISR
    （三个 ISR 都没保存 ra，所以 ISR 版把链接寄存器放 a0、显示值放 a7）
  - DISP_DLY / DISP_DLY_ISR 各 8 条，追加在 uret 之后，中断入口 0x0AC/0x240/0x3E8 不变
  - 返回地址存 sp+256（越过 ISR 最多 192 字节的栈区），嵌套中断也破坏不了
  - 脚本自带跳转目标自检（曾发现 ISR 侧 jal 偏移少算一条指令的问题）
- srcs/board/cpu21_board_top.v: 新增 RISC_V_INTRUPT_SLLSB_ROM 分支（ROM 选择、
  CPU 分频用 CLK_DIV_INTRUPT、中断向量 0x0AC/0x240/0x3E8）
- srcs/board/risc-v-intrupt-sllsb.vh: 生成的 ROM 初始化（1024 字，程序 360 字）
- create_project.tcl: 新增 use_intrupt_sllsb 开关（默认 1，已把 ccab 置 0）

实测：Vivado 2020.2 建工程 + 综合通过（sources_1 verilog_define =
RISC_V_INTRUPT_SLLSB_ROM，synth_design Complete! 100%）
 2026-09-19 16:10:19 +08:00
Anccend f7844b7b1c feat(board): 中断综合测试程序上板 + 可变分频/刷新率；README 大幅扩写 
板级顶层（srcs/board/cpu21_board_top.v）
- ROM 增加 RISC_V_INTRUPT_CCAB_ROM 分支，中断入口 0x0AC/0x1E4/0x308；
  与 SAOLEI_ROM / BOARD_ROM_FAST / 默认跑马灯构成 ifdef 链
- 新增参数 CLK_DIV_INTRUPT：跑中断测试程序时用更慢的 CPU 时钟（默认 32
  = 3.125 MHz），让数码管上每个数值停留约 160 ms 便于观察
- 数码管扫描分频随 CPU 分频缩放（SEG_REFRESH_DIV = 100000/CPU_DIV），
  保证每位数码管仍是 125 Hz（不闪）；数码管改显示 MMIO 的 led_data；
  LED[2:0] 改为锁存式中断指示（请求上升沿点亮、对应 ISR 执行 uret 后熄灭）
- 复位同步器/led_we 指示等注释同步更新；srcs/rtl/cpu21_seg7.v 分频计数
  加宽到 20 位以容纳随主频变化的 REFRESH_DIV

工具与程序
- tools/adapt_intrupt_ccab.py：把课程中断测试镜像适配成上板 ROM。六处适配
  （ISR 停机 ecall、显示改 MMIO+DISP_DLY、ISR2/ISR3 出栈顺序、ISR3 SB 测试
  用未保存寄存器、ISR 破坏 ra 的 DISP_DLY_ISR），全部 2 字换 2 字，
  不移动任何指令地址；带断言与 jal 目标自检
- programs/risc-v-intrupt-ccab.asm/.hex：课程中断综合测试程序（含六处适配说明）
- create_project.tcl：新增 use_intrupt_ccab / use_saolei 开关，自动把对应
  ROM 头文件按 Verilog Header 加入 sources_1 并定义宏
- tools/rars_f0c874c.jar：课程 RARS 汇编器移到 tools/

文档（README.md）
- 新增"各模块的实现方式"：按流水线主体 / 外设 / 板级逐模块讲实现要点
- 新增"内置程序与宏的用法"：ROM 宏表（含各自的中断入口）、GUI/Tcl/命令行
  三种定义方式、中断程序的适配流程与仿真验证方法
- 新增"分频与刷新率一览"：CLK_DIV / CLK_DIV_INTRUPT / SEG_REFRESH_DIV /
  led_we 时长 / DISP_DLY 延时常量分别在哪里改、怎么换算
- 修正引脚表（LED[2:0] 中断指示、led_we 0.34 s、CPU_DIV）与 ROM/RAM 说明
  （ROM 8192 字 = 32 KB），补充中断程序上板现象与 ROM 头文件清单

验证：不带宏 / 带 RISC_V_INTRUPT_CCAB_ROM 两种配置 xvlog 编译均无错误；
三路嵌套与 IRQ3 抢占 ISR1 的仿真通过（level 逐级升降、uepc 正确恢复、
halted=0）；tools/check_rtl_text.ps1 体检 OK。
 2026-09-19 15:44:47 +08:00
Alpha 3512238965 fix(rtl): 修 cpu21_ps2_mouse 三处真 bug, 综合已通过 (0 errors / 0 critical warnings) 
- frame_q[8:1][3] 是 Verilog-2001 非法写法(part-select 再取位), 综合报
  [Synth 8-2599] range is not allowed in a prefix 与 [Synth 8-1008] frame_q is not a memory
  -> 改为 frame_q[4] (= 数据字节 frame_q[8:1] 的 bit3)
- dx/dy 互换: 事件里把 dy 当 dx 上报
- 鼠标按键位错位: {2'b0, pkt_q[2], pkt_q[1]} 丢掉左键
  -> {2'b0, pkt_q[2], pkt_q[1], pkt_q[0]} (对齐 cpu21_mmio / mmio.h: bit0=左键, bit1=右键, bit2=中键)
- tools/check_rtl_text.ps1: 修 tag 变量引用解析错、修块注释漏报、字符串中文误报
- create_project.tcl 头注: Vivado 版本改为 2020.2 (本机实测: 建工程 + 综合均通过)
 2026-09-18 16:16:53 +08:00
Alpha e4d58a3439 fix(saolei): 修复被编辑器覆盖的 board_top 端口行; 自检脚本支持 -Fix; tcl 默认定义 SAOLEI_ROM 
- cpu21_board_top.v: PS/2 例化里 .ev_valid_o 被一行 README 正文覆盖, 综合报
  [Synth 8-2715] non-printable character 0xe4 / syntax error near ...
- tools/check_rtl_text.ps1: 修掉块注释导致的漏报(board_top 就是被漏掉的那个);
  改为按 UTF-8 原始字节读写(保持中文/换行/BOM 不变); 整行正文可用 -Fix 自动删除
- create_project.tcl: 新增 use_saolei 开关并定义宏 SAOLEI_ROM (1=扫雷, 0=走马灯)
 2026-09-18 16:13:47 +08:00
Alpha df7b3aee6d fix(rtl): 清除被工具反复注入到 .v 末尾的 README 残行; 新增 RTL 文本自检脚本 
- cpu21_pointer.v / cpu21_ps2_mouse.v / cpu21_vga.v 末尾多出一行 README 正文
  (Tcl ...), 会导致 Vivado: ERROR: [Synth 8-2715] non-printable character 0xe4
- 新增 pipelined-cpu/tools/check_rtl_text.ps1: 综合前秒级自检, 检出代码位置上
  的非 ASCII 文本/粘贴进来的正文行
 2026-09-18 16:02:02 +08:00
Alpha f50639e90f feat(saolei): 新增纯 C 扫雷（MMIO 显示 + 中断读鼠标），扩展 CPU 外设并清理仓库 
## 背景

在原有五级流水 CPU 的基础上，用一颗 RISC-V 工具链把"纯 C 写的扫雷"编译成机器码
固化进片内 ROM 运行，并为此把 MMIO 外设从"只有一个 LED 寄存器"扩展成
显示（VGA 显存）+ 七段数码管 + 鼠标事件（含中断）的完整子系统。
原 LED MMIO 的语义保持不变，原有跑马灯/中断/指令回归不受影响。

## 硬件（pipelined-cpu/srcs）

- cpu21_mmio.v：扩展成 MMIO 中枢，新增
  * 七段数码管寄存器（0x1004，8 位十六进制）
  * 鼠标寄存器组（0x1100+）：STATUS/DATA/ACK/CTRL/INPUT/TIME/FRAME/EVCNT/LEVEL/MAGIC
    —— 含 16 项事件 FIFO 与 mouse_irq_o（读空自动回 0，不丢事件）
  * 显示控制器（0x1140+）：CTRL（光标可见/背景色）、CURSOR（列、行）
  * 显存窗口（0x2000-0x27FF）：写端口输出到板级顶层的双口 RAM，读保持组合读
  * LEVEL（0x1120）：软件中断寄存器，写 1 拉起 level_irq_o（用作"关卡入口"）
  * 地址译码、字节写合并、读数据 mux 全部按原风格实现
- 新增外设 RTL：cpu21_vga.v（640x480@60 按格子扫描，8x8 字模放大 2 倍）、
  cpu21_seg7.v（8 位数码管动态扫描）、cpu21_pointer.v（5 向按键→鼠标事件，1 ms 去抖
  + 事件排队）、cpu21_ps2_mouse.v（可选真鼠标，PS/2 11 位帧接收 + 3 字节包解析）
- cpu21_riscv_redirect_int_bpb.v：新增外设总线端口（显存写/读回、鼠标事件输入、
  中断输出、数码管数据、帧脉冲），例化扩展后的 cpu21_mmio
- cpu21_board_top.v：接入显存双口 RAM + VGA + 数码管 + 鼠标事件源，中断接线为
  irq_i = {SW2, LEVEL|SW1, 鼠标|SW0}；ROM 宏切换（定义 SAOLEI_ROM 加载扫雷程序）；
  ROM_WORDS 1024→8192
- cpu21_board_top.xdc：新增按键、SW[3]、8 位数码管、VGA、PS/2 的全部引脚约束
- tb_board_top.v：新端口显式接 0/1，避免悬空影响原跑马灯回归
- create_project.tcl：把 cpu21_saolei_rom.vh 按 Verilog Header 条件加入

## 软件（saolei/）

- sw/mmio.h：全部 MMIO 地址与格子编码（换地址只改这一个文件）
- sw/saolei.c：纯 C 扫雷 —— 背景"伪操作系统" main()（开始界面）+ 关卡 level_main()
  （在 IRQ1 里跑完整局）+ 棋盘位图/布雷（首点安全）/BFS 展开/插旗/胜负判定/逐格绘制
- sw/isr.c：**中断读鼠标的代码**。三个固定地址入口：
  * isr1_entry（.text.isr1=0x100）关卡入口：保存全部调用者保存寄存器 +
    csrrsi 打开 MIE（让鼠标中断可嵌套）→ level_main
  * isr2_entry（.text.isr2=0x200）鼠标读取：只存 ra → 纯 C 主体 isr_body
  * isr3_entry（.text.isr3=0x300）备用：直接 uret
- sw/start.c：设 sp、清 .bss、进 main（只有这一处必要内联汇编）
- sw/linker.ld：复位 0x0、三个中断入口 0x100/0x200/0x300、栈顶 0x0FFC；
  用 ASSERT 禁止 .data/.rodata（这颗核读不到 ROM 里的数据）

## 构建与工具链适配（saolei/tools）

- build.ps1：一键 C → .o → ELF → .hex + cpu21_saolei_rom.vh，任一步失败立刻停止
- check_isa.py：用"指令白名单"逐条检查反汇编，出现本核未实现的指令即报错并给修复提示
- elf2hex.py：裸二进制 → $readmemh hex + ROM 初始化头文件
- 三处针对本核的关键配置（都已写进脚本注释）：
  1) -march=rv32im_zicsr（GCC 15 起 rv32im 不含 Zicsr，csrrsi 会报错）
  2) 不能禁链接器松弛：gcc 函数调用默认是 auipc+jalr，靠松弛压成 jal，
     禁掉后 35 条 auipc 会留在代码里（本核没有 auipc）；
     用 -msmall-data-limit=0 防止松弛引入 gp 相对寻址
  3) 中断入口地址必须写在段声明上（.text.isr1 0x100 : ...），
     只写 ". = 0x100;" 会被 ld 忽略（实测 isr1 掉到了 0x14）
- 实测结果：text=3368B、data=0、bss=1436B，842 条指令全部通过 ISA 检查，
  入口地址 _start=0x0 / isr1_entry=0x100 / isr2_entry=0x200 / isr3_entry=0x300

## 仓库清理

- 删除被工程取代的 saolei/hw、saolei/constrs（外设已并入 srcs/rtl）
- 删除全部 Vivado 生成物：.xpr、.runs、.sim、.cache、.hw、.ip_user_files、.Xil、
  vivado.jou/log —— 需要工程时用 source create_project.tcl 一键重建（约 0.3 MB 源文件）
- .gitignore 增加 saolei/build/（构建产物可一键重建）

## 文档

- README：更新目录结构、仓库约定（不放生成物）、MMIO 地址表、文件与模块划分表、
  上板说明，新增"扫雷程序（saolei/）"章节
- saolei/README.md：重写 —— 程序结构（背景/关卡/鼠标 + 三个中断入口）、
  本核指令子集与对应写法、构建步骤与实测数据、MMIO 地址表、上板/仿真步骤、
  操作说明、验证状态与已知可改进项

## 验证状态（如实说明）

- 已实测：C 工具链链路（编译/链接/ISA 检查/hex 生成/入口地址逐条核对）
- 未验证：所有 RTL 未经综合与仿真（本机无 Vivado），C 程序也未在仿真器/硬件上运行过；
  建议先跑 tools/run_regress.ps1 确认原回归仍全 PASS，再用 SAOLEI_ROM 宏做行为仿真
 2026-09-16 20:11:00 +08:00