 Anccend
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乘除法改为多周期时序单元，CPU 时钟从 6.25 MHz 提到 50 MHz
- 新增 rtl/cpu21_riscv_muldiv.v：移位迭代的多周期乘除法单元。
* 乘法：32 拍移位加法得到 64 位乘积；有符号变体先取操作数绝对值，迭代结束后
按符号对 64 位乘积取负。
* 除法：32 拍恢复余数法得到商与余数；除零按 RISC-V 约定（商全 1、余数为被除数）。
* 一次乘/除独占 EX 共 34 拍（1 拍装载 + 32 拍迭代 + 1 拍定型）：期间 ID/EX 保持、
EX/MEM 插气泡、取指/译码冻结，并屏蔽中断（避免结果未定型就写回 rd）。
- rtl/cpu21_riscv_alu.v：删除组合的 32x32 乘法与除法/取余（原来关键路径约 94 ns、
325 级逻辑、286 个 CARRY4，是 100 MHz 无法收敛的根因）。ALU_MUL/ALU_DIVU 现在
只作为“这是乘除法指令”的标识，结果由顶层从 muldiv 选取（wb_sel=3 取 result2 的
约定保持不变，译码器与写回选择都不用改）。
- rtl/cpu21_riscv_decoder.v：新增 md_op_o（乘除法操作类型），并补上课程真值表里的
divu（funct3=101）——之前这一项译码缺失，会导致 divu 不写 rd。
- rtl/cpu21_riscv_redirect_int_bpb.v：ID/EX 增加 md_op；EX 级停留、结果选择与中断
屏蔽。另外为时序做了三处行为等价的重构（100 MHz 下 WNS 从 -3.54 ns 改善到
-1.10 ns）：
* JAL/JALR 的链接地址 PC+4 改在 EX 级预先算好并随流水寄存器传递，去掉
“写回值/前递 → 停机判定 → 流水控制”路径上的两个 32 位加法器；
* ID/EX 的 payload 时钟使能不再依赖冲刷（只有 valid 位受冲刷控制），把
“EX 级组合判决 → 流水寄存器时钟使能”这条最长路径缩到只剩 1 位；
* ex_block_irq 不再包含 ex_redirect_valid / ex_halt_event（它们本身就会让
flush_younger 有效，中断优先时返回地址由 irq_save_pc 正确给出），切断
“分支判决 → 中断控制器 → flush”的绕行路径。
- rtl/cpu21_riscv_hazard_unit.v：停顿条件去掉 flush_younger（冲刷由 valid 位与
PC/IF-ID 的冲刷分支处理，同时发生停顿只会多保持一拍 payload），避免把长路径
引到 payload 的时钟使能上。
- board/cpu21_board_top.v / .xdc：乘除法已不在关键路径上，分频比从 16 降到 2
（50 MHz，周期 20 ns）。实测（xc7a100tcsg324-1）：CLK_DIV=1（100 MHz）下
WNS=-1.1 ns，剩余违例路径是 EX 级“分支判决/中断保存 → BPB 更新”，与乘除法无关
（逻辑只占约 3 ns，其余 ~8 ns 是布线）；CLK_DIV=2 时 WNS=+5.109 ns，余量约 25%。
- 上板 ROM 按 50 MHz 重新生成（延时计数 0x7A000 ≈ 20 ms/步，快速版 64 次循环），
CPU 时钟比改造前快 8 倍。
- tools/rv_asm.py：支持 divu / remu 助记符。新增 testbench/programs/muldiv_test.asm
与 muldiv_test.expected（13 个用例：mul/mulh/mulhsu/mulhu/divu/remu、负数、
0xffffffff、除零、0x12345678 大数）。
- 验证：muldiv_test 13/13、isa_test 24/24、lui_test 4/4、mmio_test 5/5 全部 PASS；
两个基线（5560 / 6003 周期）与改造前的流水统计一致（差异只来自多周期乘除法带来的
停顿/气泡计数）；中断测试仍能正常进入 0x30ac / 0x31e0 / 0x3300 三层嵌套处理程序；
板级仿真：默认 ROM 首次写入 LED=0001、快速 ROM 跑马灯 0001..8000 循环正常。
- 实现结果：synth_design / route_design / write_bitstream 全部完成，
LUT 5400 → 3420（5.39%）、DSP 12 → 0、IOB 23，时钟 6.25 MHz → 50 MHz，
bit 文件已更新。
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2026-09-13 18:45:17 +08:00 |
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Anccend
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上板支持：Nexys4DDR 顶层、片内 ROM/RAM 与 MMIO 跑马灯演示
- 新增 cpu21_board_top.v：上板顶层。处理器顶层暴露了 775 位调试端口，直接作为
实现顶层会因 IO 超限无法布局布线（[Place 30-415] IO Placement failed due to
overutilization），本模块只引出板上真正需要的 23 个引脚
（clk100 / rst_n / go / irq_sw[2:0] / led[15:0] / led_we）。
* 100 MHz 经 CLK_DIV=16 分频到 6.25 MHz：ALU 的除法/取余是组合电路，
100 MHz 下 WNS=-84.126 ns（325 级逻辑）无法收敛，分频后 WNS=+6.083 ns。
* 分频时钟由 Vivado 自动插入 BUFG；RTL 中不例化原语，以便跨工具仿真。
* 复位同步器、片内 ROM（1024x32，组合读，`include cpu21_board_rom.vh`）、
片内 RAM（1024x32，字节写使能，只响应地址 <4KB，避免与 MMIO 地址别名）。
- 新增 cpu21_board_top.xdc：Nexys4DDR 引脚约束 + create_generated_clock。
- 新增 tools/hex2vh.py：把 hex 机器码转成 rom[i] = 32'h...; 初始化包含文件。
- 新增 testbench/programs/board_demo.asm 与 testbench/tb_board_top.v：
16 步跑马灯演示程序（通过 MMIO 写 LED）。仿真验证：默认 ROM 下首次写入
LED=0001，快速 ROM 下完整序列 0001..8000 循环。
- 新增 cpu21_board_rom.vh / cpu21_board_rom_fast.vh，由 BOARD_ROM_FAST 宏选择。
- tools/rv_asm.py：读源文件时兼容带 BOM 的 UTF-8。
- 测试资源：补齐 lui_test.expected；修正 mmio_test.expected（print 由
lui+sw 实现，本身就是一次 LED 写，共 5 次）。三个回归全部通过：
isa_test 24/24、lui_test 4/4、mmio_test 5/5。
- .gitignore：忽略 _tmp/、_vivado/、*.vcd、*.pb、*.hex.lst。
- 说明文档：模块划分表补上上板相关模块，新增“上板（Nexys4DDR + Vivado）”
章节（引脚分配、分频原因、ROM/RAM 组织、ROM 生成流程、Vivado 工程设置、
实现结果）。
实现结果：synth_design / route_design / write_bitstream 全部完成，
LUT 5400 (8.52%)、LUTRAM 512、FF 2507、DSP 12、IOB 23 (10.95%)，
bit 文件为 pipelined-cpu/pipelined-cpu.runs/impl_1/cpu21_board_top.bit
（Vivado 工程目录被 .gitignore 排除，不入库）。
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2026-09-13 17:37:44 +08:00 |
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Anccend
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实现 MMIO，LED 显示从 ecall 改为内存映射存储
cpu21_mmio.v（新增）
- 在 MEM 级做地址译码，把外设寄存器映射进数据地址空间；目前实现 LED 数据
寄存器（地址由顶层 parameter LED_ADDR 指定，默认 0x0000_1000，位于 4 KB
数据 RAM 之外，不会与 RAM 冲突）；
- 地址译码按“字”对齐：同一 32 位寄存器内任意字节偏移都算命中，具体修改
哪几个字节由 wstrb 决定，因此 sw 写全字、sb 只写单字节（与 RAM 字节写
语义一致）；
- 读命中时由顶层用 rdata_o 取代 data_rdata_i，从而支持把 LED 值读回；
- led_valid_o 在写入后拉高一拍，作为“本周期有 LED 写入”的指示。
cpu21_riscv_redirect_int_bpb.v
- 顶层参数新增 LED_ADDR；例化 cpu21_mmio 并新增访存读数据选择
mem_rdata = mmio_rdata_hit ? mmio_rdata : data_rdata_i（MEM/WB 捕获用它）；
- 删除 ecall 驱动的 LED 逻辑（原 ex_led_event 与 led_data_q/led_valid_q 寄存器
移入 MMIO 模块），LED 输出端口改由 cpu21_mmio 驱动；
- ecall 保留停机语义：a7==34 的历史“显示”调用保留为无操作，其余（如 a7=10）
仍置 halted_o。
测试资产
- tools/rv_asm.py：print 伪指令改为“lui t6,LED_ADDR>>12 + sw a0,0(t6)”（写 MMIO
LED 寄存器，仍需两个字）；新增 sb 支持；文末说明同步更新；
- testbench/programs/mmio_test.asm + mmio_test.expected（新增）：覆盖全字写、
读回、字节写三种情况；
- isa_test.asm / lui_test.asm 迁移到 MMIO 输出方式；
- 两个 testbench 的 RAM 模型处注明 MMIO 区域不属于 RAM。
验证（xsim，按提交后的正式路径生成 hex）
- mmio_test：4 项输出全部匹配（12345678 / 12345678 / ffffffff / ffff7fff，
最后一项为 sb 覆盖 led[15:8] 后读回）；
- isa_test：24 项输出与 isa_test.expected 逐项一致；lui_test：4 项输出正确；
- 中断测试程序回归：IRQ1@cyc85、IRQ2@cyc266、IRQ3@cyc447 与改动前一致，
FINAL 统计完全一致（stalls=11 bubbles=297 cond_taken=648 pred_ok=663
pred_fail=102，6003 周期）；
- benchmark 长仿真回归：FINAL 统计与改动前完全一致（stalls=3195 bubbles=6955
cond_taken=8857 pred_ok=9455 pred_fail=1050，60000 周期），且 LED 输出次数为 0，
确认 ecall 已不再驱动 LED；
- cpu21_mmio.v 已加入 Vivado 工程 sources_1。
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2026-09-13 16:30:57 +08:00 |
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Anccend
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新增 ISA 验证资产：迷你汇编器 + 指令测试程序
tools/rv_asm.py
- 极简 RISC-V 汇编器（Python 3，无第三方依赖），支持
add/sub/and/or/xor/sll/srl/sra/slt/sltu、mul/mulh/mulhsu/mulhu、
addi/slti/sltiu/xori/ori/andi、slli/srli/srai、lw/sw、
beq/bne/blt/bge/bltu/bgeu、lui、jal/jalr、ecall、标签与 # 注释；
- 提供 print / halt 两条双字伪指令（分别等价于 addi a7,zero,34 + ecall、
addi a7,zero,10 + ecall）；
- I 型与访存立即数做 12 位有符号范围检查，越界直接报错，避免静默截断；
- 除 hex 外同时输出 .lst 编码清单，便于与 .asm 逐行核对。
testbench/programs/isa_test.asm + isa_test.expected
- 指令扩展验证程序：sltiu（两个方向）、xor/sll/srl/sra、mul/mulh/mulhu/mulhsu、
bltu/bge/bgeu 的有符号与无符号区分，以及 bge/bgeu/bltu 三个循环，
共 24 项 LED 输出，期望值逐行保存在 isa_test.expected。
testbench/programs/lui_test.asm
- LUI 验证程序：0x12345 / 0xfffff / 0x80000 与 lui+addi 组合，共 4 项输出。
另外包含编辑器/格式化工具对 cpu21_riscv_alu.v、cpu21_riscv_branch_unit.v、
cpu21_riscv_decoder.v 的重排（纯格式，语义等价）。
验证（xsim + testbench/tb_no_intr.v，按提交后的正式路径生成 hex）
- isa_test：24 项 LED 输出与 isa_test.expected 逐项一致，143 周期后 halt 停机；
- lui_test：12345000 / fffff000 / 80000000 / 12345678，21 周期后停机；
- 重新编译无 error / warning。
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2026-09-12 19:10:24 +08:00 |
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