Anccend
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- 现在只有一份源文件，就在 pipelined-cpu/ 下：
srcs/rtl（13 个处理器 RTL）、srcs/board、srcs/constrs、srcs/tb、srcs/rom、
tools/（rv_asm.py、hex2vh.py、run_regress.ps1）、programs/（汇编源码与期望值）。
仓库根目录的 rtl/、board/、testbench/、tools/ 已删除（删除前逐个文件比对过 MD5，
与工程目录里的副本完全一致），说明文档仍放在最外层
cpu21_riscv_redirect_int_bpb说明.md。
- .gitignore 改为：忽略 pipelined-cpu/ 下的工程生成物（*.xpr、*.runs、*.sim、*.cache…），
只跟踪 srcs/、tools/、programs/、create_project.tcl；_tmp/、_vivado/ 等本地临时目录
继续忽略。
- 新增 tools/run_regress.ps1：一键回归脚本。编译 srcs/rtl/ → 跑 muldiv/isa/lui/mmio
四个指令测试并与 programs/*.expected 逐值比对 → 跑两个流水基线 → 跑板级顶层
（-d BOARD_ROM_FAST）检查跑马灯，最后汇总 PASS/FAIL 并返回失败数作为退出码。
编译与仿真的中间文件写在 %TEMP%\cpu21_regress，不污染工程目录。实测全部通过。
- 新增 programs/board_demo_fast.asm：快速版演示程序（延时初值 64，约 2.6 µs/步），
对应 srcs/board/cpu21_board_rom_fast.vh；仿真时用 -d BOARD_ROM_FAST 才会选到它。
- 两个测试平台增加 srcs/rom 探测路径，工程目录内直接 Run Simulation 即可加载镜像。
- 文档：目录结构一节按新布局重写；新增“回归测试”一节（脚本用法 + 期望基线数字）；
上板章节的生成/仿真命令改为相对工程目录（python tools/rv_asm.py programs/…、
xvlog -d BOARD_ROM_FAST srcs/rtl/*.v …）；tools 里的用法示例同步更新；
“工程分享”一节去掉已不存在的副本同步说明。
- 清理：删除本地 _tmp/（约 57 MB）、_vivado/、.Xil/ 临时目录。
66 lines
2.3 KiB
Verilog
66 lines
2.3 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// ALU：组合运算单元（只做加减/移位/逻辑/比较等单拍运算）。
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//
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// 乘法与除法已移到 cpu21_riscv_muldiv.v（时序多周期单元），因为组合的 a*b / a%b
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// 关键路径过长（综合后约 94 ns，100 MHz 下无法收敛）。因此本模块不再实现
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// ALU_MUL / ALU_DIVU：这两个操作码只作为“这是乘除法指令”的标识，对应结果由
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// 顶层从 muldiv 的输出选取（result2 的 wb_sel=3 约定保持不变）。
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//
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// result 为主结果；result2 为第二结果，由译码器用 wb_sel=3 选取。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_alu (
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input wire [ 3:0] op,
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input wire [31:0] a,
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input wire [31:0] b,
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output reg [31:0] result,
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output reg [31:0] result2
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);
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localparam ALU_SLL = 4'd0;
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localparam ALU_SRA = 4'd1;
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localparam ALU_SRL = 4'd2;
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localparam ALU_MUL = 4'd3;
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localparam ALU_DIVU = 4'd4;
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localparam ALU_ADD = 4'd5;
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localparam ALU_SUB = 4'd6;
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localparam ALU_AND = 4'd7;
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localparam ALU_OR = 4'd8;
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localparam ALU_XOR = 4'd9;
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localparam ALU_NOR = 4'd10;
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localparam ALU_SLT = 4'd11;
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localparam ALU_SLTU = 4'd12;
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localparam ALU_MULH = 4'd13;
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localparam ALU_MULHSU = 4'd14;
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localparam ALU_PASSB = 4'd15; // 直接输出 B 端（供 LUI 使用）
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always @* begin
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result = 32'b0;
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result2 = 32'b0;
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case (op)
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ALU_SLL: result = a << b[4:0];
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ALU_SRA: result = $signed(a) >>> b[4:0];
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ALU_SRL: result = a >> b[4:0];
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// 乘法（ALU_MUL）与除法（ALU_DIVU）在本模块内不产生结果：
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// 它们由 cpu21_riscv_muldiv 多周期单元完成，顶层用 ex_muldiv 选择其输出。
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ALU_MUL: ;
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ALU_DIVU: ;
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ALU_ADD: result = a + b;
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ALU_SUB: result = a - b;
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ALU_AND: result = a & b;
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ALU_OR: result = a | b;
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ALU_XOR: result = a ^ b;
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ALU_NOR: result = ~(a | b);
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ALU_SLT: result = ($signed(a) < $signed(b)) ? 32'd1 : 32'd0;
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ALU_SLTU: result = (a < b) ? 32'd1 : 32'd0;
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ALU_MULH: ;
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ALU_MULHSU: ;
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ALU_PASSB: result = b;
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default: result = 32'b0;
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endcase
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end
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endmodule
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`default_nettype wire
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