Alpha
e44680a114
- programs/risc-v-intrupt-sllsb.asm/.hex: 课程原始程序（344 字，hex 已去掉 Logisim
的 v2.0 raw 头），保留原文件以便追溯
- tools/adapt_intrupt_sllsb.py: 把它适配到本 CPU 上板（只改 ROM 内容，地址不变）
- 课程用 addi a7,zero,34 + ecall 显示，本 CPU 里那是空操作 -> 每条显示点原地换成
一次调用：主程序 jal ra,DISP_DLY；ISR 用 add a7,a0,zero + jal a0,DISP_DLY_ISR
（三个 ISR 都没保存 ra，所以 ISR 版把链接寄存器放 a0、显示值放 a7）
- DISP_DLY / DISP_DLY_ISR 各 8 条，追加在 uret 之后，中断入口 0x0AC/0x240/0x3E8 不变
- 返回地址存 sp+256（越过 ISR 最多 192 字节的栈区），嵌套中断也破坏不了
- 脚本自带跳转目标自检（曾发现 ISR 侧 jal 偏移少算一条指令的问题）
- srcs/board/cpu21_board_top.v: 新增 RISC_V_INTRUPT_SLLSB_ROM 分支（ROM 选择、
CPU 分频用 CLK_DIV_INTRUPT、中断向量 0x0AC/0x240/0x3E8）
- srcs/board/risc-v-intrupt-sllsb.vh: 生成的 ROM 初始化（1024 字，程序 360 字）
- create_project.tcl: 新增 use_intrupt_sllsb 开关（默认 1，已把 ccab 置 0）
实测：Vivado 2020.2 建工程 + 综合通过（sources_1 verilog_define =
RISC_V_INTRUPT_SLLSB_ROM，synth_design Complete! 100%）
177 lines
9.1 KiB
Tcl
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# ============================================================================
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# cpu21-riscv 流水线 CPU —— 一键重建 Vivado 工程
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# FPGA：Nexys4DDR / xc7a100tcsg324-1（Vivado 2020.2 实测：建工程 + 综合均通过）
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# 目录结构（本脚本所在目录就是工程目录）：
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# create_project.tcl 本脚本
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# srcs/rtl/*.v 处理器 RTL（顶层 cpu21_riscv_redirect_int_bpb）
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# srcs/board/*.v|*.vh 板级顶层、片内 ROM 初始化（含 __FAST 仿真版本）
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# srcs/constrs/*.xdc 引脚约束与板级母版
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# srcs/tb/*.v 测试平台（中断/分支预测、无中断、板级）
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# srcs/rom/*.hex 测试平台加载的 ROM 镜像
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# tools/、programs/ 迷你汇编器与测试程序（改程序、重生成 ROM 用）
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# 说明文档：cpu21_riscv_redirect_int_bpb说明.md
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# 用法：
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# 1) 建议先删掉本目录下的 pipelined-cpu.xpr，以及 *.runs / *.sim / *.cache /
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# *.hw / *.gen / *.ip_user_files 等生成目录（不删会在下面报错提示）；
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# 2) 在 Vivado Tcl Shell 里执行： source create_project.tcl
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# 或命令行： vivado -mode batch -source create_project.tcl -log create.log
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# 3) 工程就地创建：pipelined-cpu.xpr（源文件仍在 srcs/ 下，不会被搬动）。
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# 脚本用 [info script] 定位自身目录，所以整个文件夹拷到任何路径都能直接用。
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# 若想用 Vivado 自动生成的版本，见说明文档“工程分享”一节。
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# ============================================================================
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set origin_dir [file dirname [file normalize [info script]]]
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set proj_name "pipelined-cpu"
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set part_name "xc7a100tcsg324-1"
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# ---------------------------------------------------------------- 自检
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set required [list \
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"$origin_dir/srcs/board/cpu21_board_top.v" \
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"$origin_dir/srcs/board/cpu21_board_rom.vh" \
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"$origin_dir/srcs/board/cpu21_board_rom_fast.vh" \
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"$origin_dir/srcs/constrs/cpu21_board_top.xdc" \
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"$origin_dir/srcs/tb/tb_cpu21_riscv_redirect_int_bpb.v" \
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"$origin_dir/srcs/tb/tb_no_intr.v" \
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"$origin_dir/srcs/tb/tb_board_top.v"]
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set missing {}
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foreach f $required { if {![file exists $f]} { lappend missing $f } }
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if {[llength [glob -nocomplain "$origin_dir/srcs/rtl/*.v"]] == 0} {
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lappend missing "$origin_dir/srcs/rtl/*.v"
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}
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if {[llength $missing] > 0} {
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puts "ERROR: 缺少下列文件，请确认 srcs/ 目录完整："
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foreach f $missing { puts " $f" }
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return 1
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}
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if {[file exists "$origin_dir/$proj_name.xpr"]} {
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puts "ERROR: 工程已存在：$origin_dir/$proj_name.xpr"
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puts " 请先删除 .xpr（以及 *.runs / *.sim 等生成目录）后重跑本脚本。"
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return 1
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}
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# ---------------------------------------------------------------- 建工程
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# 只用 -part 建工程，**不依赖"板卡文件"**：Vivado 默认不带 Nexys4DDR 的 board 文件，
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# 所以 GUI 新建向导的 Boards 页里找不到它；board 只影响"选板/板级预设"，
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# 不影响综合与实现（引脚全在 srcs/constrs/*.xdc 里显式约束）。
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# 若以后装了 Digilent 板卡文件（data/boards/board_files/nexys4-ddr），想按板卡建：
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# create_project $proj_name $origin_dir -part $part_name \
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# -board_part digilentinc.com:nexys4ddr:part0:1.1
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# （那样工程会记上板卡，别人没装板卡文件就打不开了，所以默认不这么写。）
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create_project $proj_name $origin_dir -part $part_name
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# 设计源文件：处理器 RTL + 板级顶层 + 片内 ROM 初始化
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add_files -norecurse -fileset sources_1 [glob "$origin_dir/srcs/rtl/*.v"]
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add_files -norecurse -fileset sources_1 [list \
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"$origin_dir/srcs/board/cpu21_board_top.v" \
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"$origin_dir/srcs/board/cpu21_board_rom.vh"]
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set_property file_type {Verilog Header} \
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[get_files "$origin_dir/srcs/board/cpu21_board_rom.vh"]
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# 默认跑哪个内置程序（同一时间只应启用一个）：
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# use_intrupt_sllsb = 1 -> 课程新版「多级中断测试 + 附加 SLL/SB/BLTU」
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# （programs/risc-v-intrupt-sllsb.asm / .hex）
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# use_intrupt_ccab = 1 -> 上一版中断测试（programs/risc-v-intrupt-ccab.*）
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# use_saolei = 1 -> 扫雷（saolei/tools/build.ps1 生成）
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# 三个都为 0 -> 走马灯 demo
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set use_intrupt_sllsb 1
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set use_intrupt_ccab 0
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set use_saolei 0
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# 中断测试程序的 ROM 初始化。
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set intrupt_ccab_rom "$origin_dir/srcs/board/risc-v-intrupt-ccab.vh"
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if {[file exists $intrupt_ccab_rom]} {
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add_files -norecurse -fileset sources_1 [list $intrupt_ccab_rom]
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set_property file_type {Verilog Header} [get_files $intrupt_ccab_rom]
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} else {
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puts "NOTE: 还没有 $intrupt_ccab_rom"
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}
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# 课程新版中断测试（附加 SLL/SB/BLTU）的 ROM 初始化。
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set intrupt_sllsb_rom "$origin_dir/srcs/board/risc-v-intrupt-sllsb.vh"
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if {[file exists $intrupt_sllsb_rom]} {
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add_files -norecurse -fileset sources_1 [list $intrupt_sllsb_rom]
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set_property file_type {Verilog Header} [get_files $intrupt_sllsb_rom]
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} else {
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puts "NOTE: 还没有 $intrupt_sllsb_rom（用 tools/hex2vh.py 生成）"
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}
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# 扫雷程序的 ROM 初始化（由 saolei/tools/build.ps1 生成，可能还不存在）。
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# 综合/仿真时定义宏 SAOLEI_ROM 就会用它替换上面的跑马灯 ROM。
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set saolei_rom "$origin_dir/srcs/board/cpu21_saolei_rom.vh"
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if {[file exists $saolei_rom]} {
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add_files -norecurse -fileset sources_1 [list $saolei_rom]
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set_property file_type {Verilog Header} [get_files $saolei_rom]
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} else {
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puts "NOTE: 还没有 $saolei_rom —— 需要先跑 saolei/tools/build.ps1 生成"
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}
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# 关键：sources_1 里定义对应宏，cpu21_board_top.v 的 `ifdef 链才会选中那个 ROM
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# （宏只影响综合用的 sources_1；仿真 fileset 仍各自用 tb 自带的 ROM）
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if {$use_intrupt_sllsb && [file exists $intrupt_sllsb_rom]} {
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set_property verilog_define {RISC_V_INTRUPT_SLLSB_ROM} [get_filesets sources_1]
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puts "NOTE: sources_1 已定义 RISC_V_INTRUPT_SLLSB_ROM —— 上板跑「中断测试 + SLL/SB/BLTU」"
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} elseif {$use_intrupt_ccab && [file exists $intrupt_ccab_rom]} {
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set_property verilog_define {RISC_V_INTRUPT_CCAB_ROM} [get_filesets sources_1]
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puts "NOTE: sources_1 已定义 RISC_V_INTRUPT_CCAB_ROM —— 上板跑 risc-v-intrupt-ccab"
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} elseif {$use_saolei && [file exists $saolei_rom]} {
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set_property verilog_define {SAOLEI_ROM} [get_filesets sources_1]
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puts "NOTE: sources_1 已定义 SAOLEI_ROM —— 上板跑扫雷；想跑走马灯把本脚本里 use_saolei 改成 0"
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} else {
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puts "NOTE: 未定义 SAOLEI_ROM —— 上板跑走马灯 demo"
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}
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# 约束（cpu21_board_top.xdc 是引脚与分频时钟约束）
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add_files -norecurse -fileset constrs_1 [glob "$origin_dir/srcs/constrs/*.xdc"]
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# 仿真文件：测试平台 + ROM 镜像 + 快速版 ROM 头文件
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add_files -norecurse -fileset sim_1 [list \
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"$origin_dir/srcs/tb/tb_cpu21_riscv_redirect_int_bpb.v" \
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"$origin_dir/srcs/tb/tb_no_intr.v" \
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"$origin_dir/srcs/tb/tb_board_top.v" \
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"$origin_dir/srcs/board/cpu21_board_rom_fast.vh"]
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add_files -norecurse -fileset sim_1 [glob "$origin_dir/srcs/rom/*.hex"]
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set_property file_type {Verilog Header} \
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[get_files "$origin_dir/srcs/board/cpu21_board_rom_fast.vh"]
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# 第二个仿真 fileset：无中断测试平台（tb_no_intr）
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create_fileset -simset sim_2
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add_files -norecurse -fileset sim_2 [list \
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"$origin_dir/srcs/tb/tb_no_intr.v" \
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"$origin_dir/srcs/tb/tb_cpu21_riscv_redirect_int_bpb.v"]
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# ---------------------------------------------------------------- 顶层与顺序
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set_property top cpu21_board_top [get_filesets sources_1]
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set_property top tb_cpu21_riscv_redirect_int_bpb [get_filesets sim_1]
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set_property top tb_no_intr [get_filesets sim_2]
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update_compile_order -fileset sources_1
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update_compile_order -fileset sim_1
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update_compile_order -fileset sim_2
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# GUI 仿真默认只跑 1000 ns，这里改成跑完（否则看起来像卡住）
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foreach fs {sim_1 sim_2} {
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catch { set_property -name {xsim.simulate.runtime} -value {all} -objects [get_filesets $fs] }
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}
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# ---------------------------------------------------------------- 结果汇总
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puts "工程已创建：$origin_dir/$proj_name.xpr"
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puts " sources_1 顶层 = cpu21_board_top（上板：时钟分频 + 片内 ROM/RAM + 引脚）"
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if {$use_intrupt_sllsb && [file exists $intrupt_sllsb_rom]} {
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set selected_program {risc-v-intrupt-sllsb (RISC_V_INTRUPT_SLLSB_ROM) 中断+SLL/SB/BLTU}
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} elseif {$use_intrupt_ccab && [file exists $intrupt_ccab_rom]} {
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set selected_program {risc-v-intrupt-ccab (RISC_V_INTRUPT_CCAB_ROM)}
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} elseif {$use_saolei && [file exists $saolei_rom]} {
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set selected_program {扫雷 (SAOLEI_ROM)}
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} else {
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set selected_program {走马灯 demo}
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}
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puts " sources_1 程序 = $selected_program"
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puts " sim_1 顶层 = tb_cpu21_riscv_redirect_int_bpb（中断/分支预测）"
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puts " sim_2 顶层 = tb_no_intr（指令集测试，ROM 镜像在 srcs/rom/）"
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puts " 下一步：Run Synthesis → Run Implementation → Generate Bitstream，或 Run Simulation"
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puts " 提示：CPU 时钟 = 100 MHz / CLK_DIV（默认 2）= 50 MHz；改分频比时"
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puts " cpu21_board_top.v 的 CLK_DIV 与 cpu21_board_top.xdc 的 -divide_by 要一起改。"
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