Alpha
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- frame_q[8:1][3] 是 Verilog-2001 非法写法(part-select 再取位), 综合报
[Synth 8-2599] range is not allowed in a prefix 与 [Synth 8-1008] frame_q is not a memory
-> 改为 frame_q[4] (= 数据字节 frame_q[8:1] 的 bit3)
- dx/dy 互换: 事件里把 dy 当 dx 上报
- 鼠标按键位错位: {2'b0, pkt_q[2], pkt_q[1]} 丢掉左键
-> {2'b0, pkt_q[2], pkt_q[1], pkt_q[0]} (对齐 cpu21_mmio / mmio.h: bit0=左键, bit1=右键, bit2=中键)
- tools/check_rtl_text.ps1: 修 tag 变量引用解析错、修块注释漏报、字符串中文误报
- create_project.tcl 头注: Vivado 版本改为 2020.2 (本机实测: 建工程 + 综合均通过)
148 lines
6.5 KiB
Verilog
148 lines
6.5 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// cpu21_ps2_mouse —— 可选的真鼠标输入：PS/2 鼠标（Digilent Pmod PS2 插在 JA 上）。
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//
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// JA[1] = PS/2 DATA，JA[2] = PS/2 CLK（两条线都需要上拉，见 XDC 里的 PULLUP）。
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//
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// 注意：本模块没有在真实硬件上验证过（作者手头没有 PS/2 鼠标），如果你不用真
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// 鼠标，请让顶层用 cpu21_pointer（5 向按键）作为事件源即可，C 程序完全不用改。
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// 板级顶层 cpu21_board_top 用参数 USE_PS2_MOUSE 选择这两者。
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//
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// 实现内容：
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// 1) 接收：在 ps2_clk 的下降沿采样 ps2_data，收满 11 位（起始 0 + 8 数据
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// LSB 先 + 奇校验 + 停止 1）后校验并拼成 3 字节一包；
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// 2) 解析：byte0 = 标志（bit0 左键、bit1 右键、bit3 固定 1），byte1 = dx，
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// byte2 = dy，bit7 为符号位；
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// 3) 上报：当 dx/dy 非 0 或按键状态变化时产生一个事件（单位与
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// cpu21_pointer 相同，即原始计数 = 1/8 格）；
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// 4) 本模块只做"接收"，不实现主机→鼠标的命令发送（0xF4 使能上报）。多数
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// PS/2 鼠标上电后就会主动上报，这类鼠标可以直接用；如果你的鼠标上电毫无
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// 反应，说明它需要主机先发 0xF4 —— 那部分需要自行补上，或者直接用默认的
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// 5 向按键（cpu21_pointer），C 程序完全不用改。
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// -----------------------------------------------------------------------------
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module cpu21_ps2_mouse (
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input wire clk,
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input wire reset,
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// PS/2 双向线（开漏）
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input wire ps2_clk_i,
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output wire ps2_clk_oe_o,
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input wire ps2_data_i,
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output wire ps2_data_oe_o,
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// 事件上报
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output reg ev_valid_o,
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output reg [7:0] ev_dx_o,
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output reg [7:0] ev_dy_o,
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output reg [4:0] ev_btn_o,
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// 调试：收到的字节数（可选观察）
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output reg [15:0] rx_count_o
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);
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// 开漏：oe = 1 时把线拉低，否则高阻（外部上拉）。本模块只接收，两条线都不驱动。
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assign ps2_clk_oe_o = 1'b0;
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assign ps2_data_oe_o = 1'b0;
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// 两级同步
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reg ps2_clk_s1, ps2_clk_s2, ps2_data_s1, ps2_data_s2;
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always @(posedge clk or posedge reset) begin
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if (reset) begin
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ps2_clk_s1 <= 1'b1;
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ps2_clk_s2 <= 1'b1;
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ps2_data_s1 <= 1'b1;
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ps2_data_s2 <= 1'b1;
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end
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else begin
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ps2_clk_s1 <= ps2_clk_i;
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ps2_clk_s2 <= ps2_clk_s1;
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ps2_data_s1 <= ps2_data_i;
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ps2_data_s2 <= ps2_data_s1;
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||
end
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||
end
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wire clk_fall = ~ps2_clk_s1 & ps2_clk_s2; // 同步后的下降沿
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wire clk_rise = ps2_clk_s1 & ~ps2_clk_s2;
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// ---------------------------------------------------------------------------
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// 接收移位：11 位一帧，bit0 = 起始位，bit1..8 = 数据，bit9 = 校验，bit10 = 停止
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// ---------------------------------------------------------------------------
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reg [3:0] bit_cnt_q;
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reg [10:0] frame_q;
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reg frame_ok_q;
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reg [23:0] pkt_q; // 3 字节包
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reg [1:0] pkt_cnt_q;
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reg [7:0] byte_cnt_q; // 一包内的字节序号（0..2）
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reg [7:0] dx_q, dy_q;
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reg [4:0] btn_q; // {4'b0, middle, right, left} -> 只取低 3 位使用
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// 校验：11 位中 1 的个数应为奇数（奇校验）
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function automatic odd_parity_ok(input [10:0] f);
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odd_parity_ok = ^{f[9:1]}; // data + parity 共 9 位，1 的个数应为偶数
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endfunction
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always @(posedge clk or posedge reset) begin
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if (reset) begin
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bit_cnt_q <= 4'd0;
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frame_q <= 11'd0;
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frame_ok_q <= 1'b0;
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byte_cnt_q <= 8'd0;
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pkt_q <= 24'd0;
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rx_count_o <= 16'd0;
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ev_valid_o <= 1'b0;
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end
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else begin
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ev_valid_o <= 1'b0;
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if (clk_fall) begin
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if (bit_cnt_q == 4'd0 && ps2_data_s2 == 1'b0) begin
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// 起始位有效，开始收
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frame_q <= {ps2_data_s2, frame_q[10:1]};
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bit_cnt_q <= 4'd1;
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end
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else if (bit_cnt_q != 4'd0) begin
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frame_q <= {ps2_data_s2, frame_q[10:1]};
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if (bit_cnt_q == 4'd10) begin
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bit_cnt_q <= 4'd0;
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// f = {停止, 校验, 8 数据, 起始}，这里只关心数据与校验
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if (odd_parity_ok(frame_q) && (frame_q[10] == 1'b1)) begin
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rx_count_o <= rx_count_o + 16'd1;
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case (byte_cnt_q)
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8'd0: begin
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// 标志字节：bit3 必须为 1（否则是鼠标发来的其他响应，丢弃）
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// 数据字节 = frame_q[8:1]，它的 bit3 就是 frame_q[4]
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// （不能写 frame_q[8:1][3]：Verilog-2001 不允许 part-select 再取位）
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if (frame_q[4] == 1'b1) begin
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pkt_q[7:0] <= frame_q[8:1];
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byte_cnt_q <= 8'd1;
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end
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end
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8'd1: begin
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pkt_q[15:8] <= frame_q[8:1]; // dx
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byte_cnt_q <= 8'd2;
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end
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8'd2: begin
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byte_cnt_q <= 8'd0;
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ev_dx_o <= pkt_q[15:8]; // byte1 = dx
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ev_dy_o <= frame_q[8:1]; // byte2 = dy
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// 与 cpu21_mmio / mmio.h 一致：bit0=左键, bit1=右键, bit2=中键
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ev_btn_o <= {2'b0, pkt_q[2], pkt_q[1], pkt_q[0]};
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ev_valid_o <= 1'b1;
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end
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default:
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byte_cnt_q <= 8'd0;
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endcase
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end
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end
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else begin
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bit_cnt_q <= bit_cnt_q + 4'd1;
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end
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end
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end
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end
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||
end
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endmodule
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`default_nettype wire
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