Anccend
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cpu21_riscv_alu.v
- 新增 ALU_MULH(4'd13)、ALU_MULHSU(4'd14)：用 64 位有符号乘积
mult_ss = $signed(a)*$signed(b)、mult_su = $signed(a)*$signed({32'b0,b})
取高 32 位；mulhu 复用 ALU_MUL 的 result2（无符号乘积高 32 位），
与课程约定的 remu 共用 wb_sel=3 通道，因此 ALU 操作码仍为 4 位。
cpu21_riscv_decoder.v
- OP_I 新增 funct3=011 -> sltiu（立即数符号扩展后无符号比较）；
- OP_R 的 funct7=0000001 分支改为完整 M 扩展译码：
000=mul、001=mulh、010=mulhsu、011=mulhu，并保留 111=remu（wb_sel=3）；
- OP_BRANCH 新增 funct3=101(bge)、111(bgeu)，新增 bge_o/bgeu_o 输出，
ALU_OP 仍按比较类型给出 SLT/SLTU/SUB。
cpu21_riscv_branch_unit.v
- 新增 bge_i、bgeu_i；把四种比较预计算成短 wire（有符号 <、>= 与无符号 <、>=）
再组合出 branch_taken，顺带修掉之前被自动换行拆散的 $signed 表达式。
cpu21_riscv_redirect_int_bpb.v
- 新增 d_bge/d_bgeu 连线与 idex_bge_q/idex_bgeu_q 流水寄存器（含复位与捕获）；
- IF 级 f_is_branch 纳入 funct3=101/111，使 bge/bgeu 也参与 BPB 预测。
说明文档
- 功能列表与编码表补充 sltiu、bge/bgeu 与 M 扩展乘法。
验证（xsim + tb_no_intr；测试程序由临时小汇编器生成，共 24 项 LED 输出逐项比对）
- sltiu：1 <u 0xffffffff = 00000001；0xffffffff <u 1 = 00000000
- xor：0xff ^ 0xffffffff = ffffff00
- sll：1 << 31 = 80000000；srl：0xffffffff >> 28 = 0000000f；sra：同左 = ffffffff
- mul：1234*567 = 000aad1e；mulh：(-1)*(-1) 高 = 00000000
mulhu：0xffffffff^2 高 = fffffffe；mulhsu：(-1)*2 高 = ffffffff
- bltu：0 <u 0xffffffff 成立（取跳转分支）；bge：(-1) >= 0 不成立（走 fall-through）；
bgeu：0xffffffff >=u 0 成立
- bge / bgeu / bltu 三个循环计数正确（fffffffd..00000000 / 3..1 / 4..1），最后 halt 停机
（143 周期，halted=1）
- 回归：中断测试程序 6003 周期统计与改动前逐项一致
（stalls=11 bubbles=297 cond_taken=648 pred_ok=663 pred_fail=102，
IRQ1@cyc85、IRQ2@cyc266、IRQ3@cyc447）；
benchmark 的 BLT 段落仍连续输出 fffffff1..ffffffff，
60000 周期统计与改动前完全一致（stalls=3195 bubbles=6955 cond_taken=8857
pred_ok=9455 pred_fail=1050）。
69 lines
2.8 KiB
Verilog
69 lines
2.8 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// EX 级控制流裁决单元。
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//
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// 条件分支的实际方向与目标都在 EX 级解析；JAL/JALR 的目标也只在 EX 级
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// 得到，因此它们总是需要重定向。条件分支仅在预测方向/目标与实际不符时
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// 才重定向，这样预测正确时不会产生气泡。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_branch_unit (
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input wire valid_i,
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input wire [31:0] pc_i,
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input wire [31:0] imm_i,
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input wire [31:0] src1_i,
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input wire [31:0] src2_i,
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input wire branch_i,
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input wire beq_i,
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input wire bne_i,
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input wire blt_i,
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input wire bge_i,
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input wire bltu_i,
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input wire bgeu_i,
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input wire jal_i,
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input wire jalr_i,
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// IF 级携带过来的预测信息
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input wire pred_taken_i,
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input wire [31:0] pred_target_i,
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// 裁决结果
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output wire branch_taken_o,
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output wire controlflow_o,
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output wire [31:0] target_o,
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output wire redirect_valid_o,
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output wire [31:0] redirect_pc_o
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);
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// 比较结果预先算好，避免表达式过长被自动换行拆散。
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wire lt_signed = $signed(src1_i) < $signed(src2_i);
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wire ge_signed = $signed(src1_i) >= $signed(src2_i);
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wire lt_unsigned = src1_i < src2_i;
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wire ge_unsigned = src1_i >= src2_i;
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// 条件分支裁决：beq 相等、bne 不等、blt/bge 有符号比较、bltu/bgeu 无符号比较。
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assign branch_taken_o = branch_i &&
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((beq_i && (src1_i == src2_i)) ||
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(bne_i && (src1_i != src2_i)) ||
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(blt_i && lt_signed) ||
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(bge_i && ge_signed) ||
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(bltu_i && lt_unsigned) ||
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(bgeu_i && ge_unsigned));
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// 跳转目标：jalr 为 (rs1+imm) 且最低位清零；jal 为 PC+imm。
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assign target_o = jalr_i ? ((src1_i + imm_i) & 32'hffff_fffe) : (pc_i + imm_i);
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// EX 级存在需要裁决的控制流指令。
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assign controlflow_o = valid_i && (branch_i || jal_i || jalr_i);
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// 条件分支的预测方向/目标与实际不符，或 JAL/JALR 必须重定向。
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assign redirect_valid_o = controlflow_o &&
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(branch_i ?
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((pred_taken_i != branch_taken_o) ||
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(pred_taken_i && branch_taken_o &&
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(pred_target_i != target_o))) : 1'b1);
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// 预测了跳转但实际不跳转时，回到顺序地址继续取指。
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assign redirect_pc_o = (branch_i && !branch_taken_o) ? (pc_i + 32'd4) : target_o;
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endmodule
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`default_nettype wire
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