Anccend
266ec6a049
1) 模块拆分（便于单独仿真调试）
把原来单文件的三模块结构按功能拆成 10 个独立文件，顶层只保留五级流水
寄存器、子模块例化、PC/IF-ID/ID-EX 控制优先级与对外输出：
cpu21_riscv_alu.v 组合 ALU（result2 用于 MUL 高位/余数）
cpu21_bpb_8.v 8 项全相联分支目标缓冲
cpu21_riscv_decoder.v ID 级组合译码器
cpu21_riscv_regfile.v 寄存器堆（写优先旁路）
cpu21_riscv_forward_unit.v EX 级前递网络
cpu21_riscv_store_unit.v EX 级存储数据对齐（sw/sb）
cpu21_riscv_branch_unit.v EX 级控制流裁决
cpu21_riscv_hazard_unit.v load-use 冒险与停顿/冲刷判定
cpu21_riscv_irq_ctrl.v 中断优先级、ustatus/uepc、嵌套返回栈
cpu21_riscv_perf_counters.v 性能计数器
已把上述文件加入 Vivado 工程 sources_1；端口、时序与行为经 xsim 对同一
ROM 逐周期回归验证，统计量完全一致。
2) 修复 BLT 指令（真值表第 28 行：opcode IR[6:2]=0x18、funct3=100、ALU_OP=SLT）
此前 funct3=100 未译码，blt 被当作空指令执行，于是
`blt s1,zero,loop` 的循环只执行一次就顺序落到退出代码并停机
（现象：只输出第一个值后就不再运行）。
- cpu21_riscv_decoder.v：新增 blt_o，OP_BRANCH 接受 funct3=100，
并按真值表给出 ALU_SLT（beq/bne 仍为 SUB，bltu 仍为 SLTU）
- cpu21_riscv_branch_unit.v：新增 blt_i，用有符号比较
$signed(src1) < $signed(src2) 裁决
- cpu21_riscv_redirect_int_bpb.v：新增 idex_blt_q 流水寄存器，
IF 级 f_is_branch 纳入 funct3=100，使 blt 也参与 BPB 预测
验证：blt 小程序正确输出 -3/-2/-1 后停机（cond_taken=2）；
benchmark 第 [4] 段完整输出 fffffff1..ffffffff；
中断测试程序的中断入口与停留周期与改动前一致。
3) 注释中文化
- cpu21_riscv_redirect_int_bpb.v 及全部新增子模块使用中文注释；
- testbench/tb_cpu21_riscv_redirect_int_bpb.v 与新增的 tb_no_intr.v
注释全部译为中文。
- testbench/tb_no_intr.v：与中断测试平台同框架但不注入 irq 脉冲的对照
测试平台（修复其 $dumpvars 引用了不存在的模块名，并改用 tb_no_intr.vcd
避免与另一个 TB 的波形文件互相覆盖）。
4) 其他
- testbench/tb_cpu21_riscv_redirect_int_bpb.v 的默认 ROM_FILE 改为
cpu21_riscv_redirect_int_bpb_rom.hex（中断测试程序）；
- cpu21_riscv_redirect_int_bpb说明.md 增补"文件与模块划分"章节与 BLT 说明；
- 真值表.txt 移动到 testbench/programs/ 下。
62 lines
2.4 KiB
Verilog
62 lines
2.4 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// EX 级控制流裁决单元。
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//
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// 条件分支的实际方向与目标都在 EX 级解析；JAL/JALR 的目标也只在 EX 级
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// 得到，因此它们总是需要重定向。条件分支仅在预测方向/目标与实际不符时
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// 才重定向，这样预测正确时不会产生气泡。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_branch_unit (
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input wire valid_i,
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input wire [31:0] pc_i,
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input wire [31:0] imm_i,
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input wire [31:0] src1_i,
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input wire [31:0] src2_i,
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input wire branch_i,
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input wire beq_i,
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input wire bne_i,
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input wire blt_i,
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input wire bltu_i,
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input wire jal_i,
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input wire jalr_i,
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// IF 级携带过来的预测信息
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input wire pred_taken_i,
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input wire [31:0] pred_target_i,
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// 裁决结果
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output wire branch_taken_o,
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output wire controlflow_o,
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output wire [31:0] target_o,
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output wire redirect_valid_o,
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output wire [31:0] redirect_pc_o
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);
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// 条件分支裁决：beq 相等、bne 不等、blt 有符号小于、bltu 无符号小于。
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assign branch_taken_o = branch_i &&
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((beq_i && (src1_i == src2_i)) ||
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(bne_i && (src1_i != src2_i)) ||
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(blt_i && ($signed(
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src1_i
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) < $signed(
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src2_i
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))) || (bltu_i && (src1_i < src2_i)));
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// 跳转目标：jalr 为 (rs1+imm) 且最低位清零；jal 为 PC+imm。
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assign target_o = jalr_i ? ((src1_i + imm_i) & 32'hffff_fffe) : (pc_i + imm_i);
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// EX 级存在需要裁决的控制流指令。
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assign controlflow_o = valid_i && (branch_i || jal_i || jalr_i);
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// 条件分支的预测方向/目标与实际不符，或 JAL/JALR 必须重定向。
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assign redirect_valid_o = controlflow_o &&
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(branch_i ?
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((pred_taken_i != branch_taken_o) ||
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(pred_taken_i && branch_taken_o &&
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(pred_target_i != target_o))) : 1'b1);
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// 预测了跳转但实际不跳转时，回到顺序地址继续取指。
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assign redirect_pc_o = (branch_i && !branch_taken_o) ? (pc_i + 32'd4) : target_o;
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endmodule
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`default_nettype wire
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