Anccend
266ec6a049
1) 模块拆分（便于单独仿真调试）
把原来单文件的三模块结构按功能拆成 10 个独立文件，顶层只保留五级流水
寄存器、子模块例化、PC/IF-ID/ID-EX 控制优先级与对外输出：
cpu21_riscv_alu.v 组合 ALU（result2 用于 MUL 高位/余数）
cpu21_bpb_8.v 8 项全相联分支目标缓冲
cpu21_riscv_decoder.v ID 级组合译码器
cpu21_riscv_regfile.v 寄存器堆（写优先旁路）
cpu21_riscv_forward_unit.v EX 级前递网络
cpu21_riscv_store_unit.v EX 级存储数据对齐（sw/sb）
cpu21_riscv_branch_unit.v EX 级控制流裁决
cpu21_riscv_hazard_unit.v load-use 冒险与停顿/冲刷判定
cpu21_riscv_irq_ctrl.v 中断优先级、ustatus/uepc、嵌套返回栈
cpu21_riscv_perf_counters.v 性能计数器
已把上述文件加入 Vivado 工程 sources_1；端口、时序与行为经 xsim 对同一
ROM 逐周期回归验证，统计量完全一致。
2) 修复 BLT 指令（真值表第 28 行：opcode IR[6:2]=0x18、funct3=100、ALU_OP=SLT）
此前 funct3=100 未译码，blt 被当作空指令执行，于是
`blt s1,zero,loop` 的循环只执行一次就顺序落到退出代码并停机
（现象：只输出第一个值后就不再运行）。
- cpu21_riscv_decoder.v：新增 blt_o，OP_BRANCH 接受 funct3=100，
并按真值表给出 ALU_SLT（beq/bne 仍为 SUB，bltu 仍为 SLTU）
- cpu21_riscv_branch_unit.v：新增 blt_i，用有符号比较
$signed(src1) < $signed(src2) 裁决
- cpu21_riscv_redirect_int_bpb.v：新增 idex_blt_q 流水寄存器，
IF 级 f_is_branch 纳入 funct3=100，使 blt 也参与 BPB 预测
验证：blt 小程序正确输出 -3/-2/-1 后停机（cond_taken=2）；
benchmark 第 [4] 段完整输出 fffffff1..ffffffff；
中断测试程序的中断入口与停留周期与改动前一致。
3) 注释中文化
- cpu21_riscv_redirect_int_bpb.v 及全部新增子模块使用中文注释；
- testbench/tb_cpu21_riscv_redirect_int_bpb.v 与新增的 tb_no_intr.v
注释全部译为中文。
- testbench/tb_no_intr.v：与中断测试平台同框架但不注入 irq 脉冲的对照
测试平台（修复其 $dumpvars 引用了不存在的模块名，并改用 tb_no_intr.vcd
避免与另一个 TB 的波形文件互相覆盖）。
4) 其他
- testbench/tb_cpu21_riscv_redirect_int_bpb.v 的默认 ROM_FILE 改为
cpu21_riscv_redirect_int_bpb_rom.hex（中断测试程序）；
- cpu21_riscv_redirect_int_bpb说明.md 增补"文件与模块划分"章节与 BLT 说明；
- 真值表.txt 移动到 testbench/programs/ 下。
61 lines
1.8 KiB
Verilog
61 lines
1.8 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// ALU：纯组合运算单元。
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//
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// result 为主结果；result2 为第二结果，用于 MUL 的高 32 位与 DIVU 的余数。
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// 除法做了除零保护：b==0 时商为 32'hffff_ffff、余数为被除数。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_alu (
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input wire [ 3:0] op,
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input wire [31:0] a,
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input wire [31:0] b,
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output reg [31:0] result,
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output reg [31:0] result2
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);
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localparam ALU_SLL = 4'd0;
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localparam ALU_SRA = 4'd1;
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localparam ALU_SRL = 4'd2;
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localparam ALU_MUL = 4'd3;
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localparam ALU_DIVU = 4'd4;
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localparam ALU_ADD = 4'd5;
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localparam ALU_SUB = 4'd6;
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localparam ALU_AND = 4'd7;
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localparam ALU_OR = 4'd8;
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localparam ALU_XOR = 4'd9;
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localparam ALU_NOR = 4'd10;
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localparam ALU_SLT = 4'd11;
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localparam ALU_SLTU = 4'd12;
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reg [63:0] mult_result;
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always @* begin
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mult_result = a * b;
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result2 = 32'b0;
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case (op)
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ALU_SLL: result = a << b[4:0];
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ALU_SRA: result = $signed(a) >>> b[4:0];
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ALU_SRL: result = a >> b[4:0];
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ALU_MUL: begin
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result = mult_result[31:0];
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result2 = mult_result[63:32];
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end
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ALU_DIVU: begin
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result = (b == 32'b0) ? 32'hffff_ffff : a / b;
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result2 = (b == 32'b0) ? a : a % b;
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end
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ALU_ADD: result = a + b;
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ALU_SUB: result = a - b;
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ALU_AND: result = a & b;
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ALU_OR: result = a | b;
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ALU_XOR: result = a ^ b;
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ALU_NOR: result = ~(a | b);
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ALU_SLT: result = ($signed(a) < $signed(b)) ? 32'd1 : 32'd0;
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ALU_SLTU: result = (a < b) ? 32'd1 : 32'd0;
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default: result = 32'b0;
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endcase
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end
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endmodule
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`default_nettype wire
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