Anccend
ccd1b917d0
tools/rv_asm.py - 极简 RISC-V 汇编器（Python 3，无第三方依赖），支持 add/sub/and/or/xor/sll/srl/sra/slt/sltu、mul/mulh/mulhsu/mulhu、 addi/slti/sltiu/xori/ori/andi、slli/srli/srai、lw/sw、 beq/bne/blt/bge/bltu/bgeu、lui、jal/jalr、ecall、标签与 # 注释； - 提供 print / halt 两条双字伪指令（分别等价于 addi a7,zero,34 + ecall、 addi a7,zero,10 + ecall）； - I 型与访存立即数做 12 位有符号范围检查，越界直接报错，避免静默截断； - 除 hex 外同时输出 .lst 编码清单，便于与 .asm 逐行核对。 testbench/programs/isa_test.asm + isa_test.expected - 指令扩展验证程序：sltiu（两个方向）、xor/sll/srl/sra、mul/mulh/mulhu/mulhsu、 bltu/bge/bgeu 的有符号与无符号区分，以及 bge/bgeu/bltu 三个循环， 共 24 项 LED 输出，期望值逐行保存在 isa_test.expected。 testbench/programs/lui_test.asm - LUI 验证程序：0x12345 / 0xfffff / 0x80000 与 lui+addi 组合，共 4 项输出。 另外包含编辑器/格式化工具对 cpu21_riscv_alu.v、cpu21_riscv_branch_unit.v、 cpu21_riscv_decoder.v 的重排（纯格式，语义等价）。 验证（xsim + testbench/tb_no_intr.v，按提交后的正式路径生成 hex） - isa_test：24 项 LED 输出与 isa_test.expected 逐项一致，143 周期后 halt 停机； - lui_test：12345000 / fffff000 / 80000000 / 12345678，21 周期后停机； - 重新编译无 error / warning。
72 lines
2.4 KiB
Verilog
72 lines
2.4 KiB
Verilog
`timescale 1ns / 1ps
|
|
`default_nettype none
|
|
|
|
// -----------------------------------------------------------------------------
|
|
// ALU：纯组合运算单元。
|
|
//
|
|
// result 为主结果；result2 为第二结果（乘法的无符号高 32 位 / DIVU 的余数），
|
|
// 由译码器用 wb_sel=3 选取，用于无符号高位乘法 mulhu 与课程约定的 remu。
|
|
// 除法做了除零保护：b==0 时商为 32'hffff_ffff、余数为被除数。
|
|
// -----------------------------------------------------------------------------
|
|
module cpu21_riscv_alu (
|
|
input wire [ 3:0] op,
|
|
input wire [31:0] a,
|
|
input wire [31:0] b,
|
|
output reg [31:0] result,
|
|
output reg [31:0] result2
|
|
);
|
|
localparam ALU_SLL = 4'd0;
|
|
localparam ALU_SRA = 4'd1;
|
|
localparam ALU_SRL = 4'd2;
|
|
localparam ALU_MUL = 4'd3;
|
|
localparam ALU_DIVU = 4'd4;
|
|
localparam ALU_ADD = 4'd5;
|
|
localparam ALU_SUB = 4'd6;
|
|
localparam ALU_AND = 4'd7;
|
|
localparam ALU_OR = 4'd8;
|
|
localparam ALU_XOR = 4'd9;
|
|
localparam ALU_NOR = 4'd10;
|
|
localparam ALU_SLT = 4'd11;
|
|
localparam ALU_SLTU = 4'd12;
|
|
localparam ALU_MULH = 4'd13;
|
|
localparam ALU_MULHSU = 4'd14;
|
|
localparam ALU_PASSB = 4'd15; // 直接输出 B 端（供 LUI 使用）
|
|
reg [63:0] mult_result; // 无符号 32x32 乘积
|
|
reg signed [63:0] mult_ss; // 有符号 x 有符号
|
|
reg signed [63:0] mult_su; // 有符号 x 无符号
|
|
|
|
always @* begin
|
|
mult_result = a * b;
|
|
mult_ss = $signed(a) * $signed(b);
|
|
mult_su = $signed(a) * $signed({32'b0, b});
|
|
result2 = 32'b0;
|
|
case (op)
|
|
ALU_SLL: result = a << b[4:0];
|
|
ALU_SRA: result = $signed(a) >>> b[4:0];
|
|
ALU_SRL: result = a >> b[4:0];
|
|
ALU_MUL: begin
|
|
result = mult_result[31:0];
|
|
result2 = mult_result[63:32];
|
|
end
|
|
ALU_DIVU: begin
|
|
result = (b == 32'b0) ? 32'hffff_ffff : a / b;
|
|
result2 = (b == 32'b0) ? a : a % b;
|
|
end
|
|
ALU_ADD: result = a + b;
|
|
ALU_SUB: result = a - b;
|
|
ALU_AND: result = a & b;
|
|
ALU_OR: result = a | b;
|
|
ALU_XOR: result = a ^ b;
|
|
ALU_NOR: result = ~(a | b);
|
|
ALU_MULH: result = mult_ss[63:32];
|
|
ALU_MULHSU: result = mult_su[63:32];
|
|
ALU_SLT: result = ($signed(a) < $signed(b)) ? 32'd1 : 32'd0;
|
|
ALU_SLTU: result = (a < b) ? 32'd1 : 32'd0;
|
|
ALU_PASSB: result = b;
|
|
default: result = 32'b0;
|
|
endcase
|
|
end
|
|
endmodule
|
|
|
|
`default_nettype wire
|