Anccend
cb0cb433ac
- 现在只有一份源文件，就在 pipelined-cpu/ 下：
srcs/rtl（13 个处理器 RTL）、srcs/board、srcs/constrs、srcs/tb、srcs/rom、
tools/（rv_asm.py、hex2vh.py、run_regress.ps1）、programs/（汇编源码与期望值）。
仓库根目录的 rtl/、board/、testbench/、tools/ 已删除（删除前逐个文件比对过 MD5，
与工程目录里的副本完全一致），说明文档仍放在最外层
cpu21_riscv_redirect_int_bpb说明.md。
- .gitignore 改为：忽略 pipelined-cpu/ 下的工程生成物（*.xpr、*.runs、*.sim、*.cache…），
只跟踪 srcs/、tools/、programs/、create_project.tcl；_tmp/、_vivado/ 等本地临时目录
继续忽略。
- 新增 tools/run_regress.ps1：一键回归脚本。编译 srcs/rtl/ → 跑 muldiv/isa/lui/mmio
四个指令测试并与 programs/*.expected 逐值比对 → 跑两个流水基线 → 跑板级顶层
（-d BOARD_ROM_FAST）检查跑马灯，最后汇总 PASS/FAIL 并返回失败数作为退出码。
编译与仿真的中间文件写在 %TEMP%\cpu21_regress，不污染工程目录。实测全部通过。
- 新增 programs/board_demo_fast.asm：快速版演示程序（延时初值 64，约 2.6 µs/步），
对应 srcs/board/cpu21_board_rom_fast.vh；仿真时用 -d BOARD_ROM_FAST 才会选到它。
- 两个测试平台增加 srcs/rom 探测路径，工程目录内直接 Run Simulation 即可加载镜像。
- 文档：目录结构一节按新布局重写；新增“回归测试”一节（脚本用法 + 期望基线数字）；
上板章节的生成/仿真命令改为相对工程目录（python tools/rv_asm.py programs/…、
xvlog -d BOARD_ROM_FAST srcs/rtl/*.v …）；tools 里的用法示例同步更新；
“工程分享”一节去掉已不存在的副本同步说明。
- 清理：删除本地 _tmp/（约 57 MB）、_vivado/、.Xil/ 临时目录。
69 lines
2.8 KiB
Verilog
69 lines
2.8 KiB
Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// EX 级控制流裁决单元。
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//
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// 条件分支的实际方向与目标都在 EX 级解析；JAL/JALR 的目标也只在 EX 级
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// 得到，因此它们总是需要重定向。条件分支仅在预测方向/目标与实际不符时
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// 才重定向，这样预测正确时不会产生气泡。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_branch_unit (
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input wire valid_i,
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input wire [31:0] pc_i,
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input wire [31:0] imm_i,
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input wire [31:0] src1_i,
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input wire [31:0] src2_i,
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input wire branch_i,
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input wire beq_i,
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input wire bne_i,
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input wire blt_i,
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input wire bge_i,
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input wire bltu_i,
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input wire bgeu_i,
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input wire jal_i,
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input wire jalr_i,
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// IF 级携带过来的预测信息
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input wire pred_taken_i,
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input wire [31:0] pred_target_i,
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// 裁决结果
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output wire branch_taken_o,
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output wire controlflow_o,
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output wire [31:0] target_o,
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output wire redirect_valid_o,
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output wire [31:0] redirect_pc_o
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);
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// 比较结果预先算好，避免表达式过长被自动换行拆散。
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wire lt_signed = $signed(src1_i) < $signed(src2_i);
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wire ge_signed = $signed(src1_i) >= $signed(src2_i);
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wire lt_unsigned = src1_i < src2_i;
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wire ge_unsigned = src1_i >= src2_i;
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// 条件分支裁决：beq 相等、bne 不等、blt/bge 有符号比较、bltu/bgeu 无符号比较。
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assign branch_taken_o = branch_i &&
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((beq_i && (src1_i == src2_i)) ||
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(bne_i && (src1_i != src2_i)) ||
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(blt_i && lt_signed) ||
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(bge_i && ge_signed) ||
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(bltu_i && lt_unsigned) ||
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(bgeu_i && ge_unsigned));
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// 跳转目标：jalr 为 (rs1+imm) 且最低位清零；jal 为 PC+imm。
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assign target_o = jalr_i ? ((src1_i + imm_i) & 32'hffff_fffe) : (pc_i + imm_i);
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// EX 级存在需要裁决的控制流指令。
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assign controlflow_o = valid_i && (branch_i || jal_i || jalr_i);
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// 条件分支的预测方向/目标与实际不符，或 JAL/JALR 必须重定向。
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assign redirect_valid_o = controlflow_o &&
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(branch_i ?
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((pred_taken_i != branch_taken_o) ||
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(pred_taken_i && branch_taken_o &&
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(pred_target_i != target_o))) : 1'b1);
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// 预测了跳转但实际不跳转时，回到顺序地址继续取指。
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assign redirect_pc_o = (branch_i && !branch_taken_o) ? (pc_i + 32'd4) : target_o;
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endmodule
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`default_nettype wire
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