risc-v-cpu

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Anccend	556fbe9530	目录整理：RTL/上板/仿真分开存放，测试 ROM 镜像归入 testbench/rom - rtl/：12 个可综合的处理器源文件（顶层 cpu21_riscv_redirect_int_bpb.v，其余为各功能单元）。 - board/：板级顶层 cpu21_board_top.v、引脚约束 cpu21_board_top.xdc、片内 ROM 初始化 cpu21_board_rom.vh 与短延时版本 cpu21_board_rom_fast.vh。 - testbench/：保留三个测试平台；ROM 镜像统一放到 testbench/rom/，测试程序源码与期望值仍在 testbench/programs/（其中的 .hex 是 RARS 原始输出，与 rom/ 里改过显示方式的版本内容不同，两者都保留）。 - 同步更新：两个测试平台的 ROM 探测路径改为 testbench/rom/（并在头注释里补充说明： PowerShell 会把 -generic_top/--testplusarg 参数里的 "=" 拆开、Verilog 字符串中的路径要用正斜杠）；tools/hex2vh.py 的用法示例指向 board/cpu21_board_top.v；说明文档新增“目录结构”一节并同步所有路径引用；.gitignore 补充 .Xil/。 - 清理：删除 *.hex.lst 中间文件与空的 .Xil/ 目录。 - 验证：isa_test 24/24、lui_test 4/4、mmio_test 5/5 三项回归通过；两个基线（5560 / 6003 周期）与整理前一致；板级仿真（默认 ROM 首次写入 LED=0001、快速 ROM 跑马灯循环）正常； Vivado 工程源文件路径同步到 rtl/ 与 board/ 后综合通过（LUT 5276、23 个引脚，与整理前完全一致），因此已有 bit 文件仍然有效。	2026-09-13 18:06:21 +08:00
Anccend	192e28795a	实现 MMIO，LED 显示从 ecall 改为内存映射存储 cpu21_mmio.v（新增） - 在 MEM 级做地址译码，把外设寄存器映射进数据地址空间；目前实现 LED 数据寄存器（地址由顶层 parameter LED_ADDR 指定，默认 0x0000_1000，位于 4 KB 数据 RAM 之外，不会与 RAM 冲突）； - 地址译码按“字”对齐：同一 32 位寄存器内任意字节偏移都算命中，具体修改哪几个字节由 wstrb 决定，因此 sw 写全字、sb 只写单字节（与 RAM 字节写语义一致）； - 读命中时由顶层用 rdata_o 取代 data_rdata_i，从而支持把 LED 值读回； - led_valid_o 在写入后拉高一拍，作为“本周期有 LED 写入”的指示。 cpu21_riscv_redirect_int_bpb.v - 顶层参数新增 LED_ADDR；例化 cpu21_mmio 并新增访存读数据选择 mem_rdata = mmio_rdata_hit ? mmio_rdata : data_rdata_i（MEM/WB 捕获用它）； - 删除 ecall 驱动的 LED 逻辑（原 ex_led_event 与 led_data_q/led_valid_q 寄存器移入 MMIO 模块），LED 输出端口改由 cpu21_mmio 驱动； - ecall 保留停机语义：a7==34 的历史“显示”调用保留为无操作，其余（如 a7=10）仍置 halted_o。测试资产 - tools/rv_asm.py：print 伪指令改为“lui t6,LED_ADDR>>12 + sw a0,0(t6)”（写 MMIO LED 寄存器，仍需两个字）；新增 sb 支持；文末说明同步更新； - testbench/programs/mmio_test.asm + mmio_test.expected（新增）：覆盖全字写、读回、字节写三种情况； - isa_test.asm / lui_test.asm 迁移到 MMIO 输出方式； - 两个 testbench 的 RAM 模型处注明 MMIO 区域不属于 RAM。验证（xsim，按提交后的正式路径生成 hex） - mmio_test：4 项输出全部匹配（12345678 / 12345678 / ffffffff / ffff7fff，最后一项为 sb 覆盖 led[15:8] 后读回）； - isa_test：24 项输出与 isa_test.expected 逐项一致；lui_test：4 项输出正确； - 中断测试程序回归：IRQ1@cyc85、IRQ2@cyc266、IRQ3@cyc447 与改动前一致， FINAL 统计完全一致（stalls=11 bubbles=297 cond_taken=648 pred_ok=663 pred_fail=102，6003 周期）； - benchmark 长仿真回归：FINAL 统计与改动前完全一致（stalls=3195 bubbles=6955 cond_taken=8857 pred_ok=9455 pred_fail=1050，60000 周期），且 LED 输出次数为 0，确认 ecall 已不再驱动 LED； - cpu21_mmio.v 已加入 Vivado 工程 sources_1。	2026-09-13 16:30:57 +08:00
Anccend	266ec6a049	重构：按功能拆分流水线模块、修复 BLT 指令、注释中文化 1) 模块拆分（便于单独仿真调试）把原来单文件的三模块结构按功能拆成 10 个独立文件，顶层只保留五级流水寄存器、子模块例化、PC/IF-ID/ID-EX 控制优先级与对外输出： cpu21_riscv_alu.v 组合 ALU（result2 用于 MUL 高位/余数） cpu21_bpb_8.v 8 项全相联分支目标缓冲 cpu21_riscv_decoder.v ID 级组合译码器 cpu21_riscv_regfile.v 寄存器堆（写优先旁路） cpu21_riscv_forward_unit.v EX 级前递网络 cpu21_riscv_store_unit.v EX 级存储数据对齐（sw/sb） cpu21_riscv_branch_unit.v EX 级控制流裁决 cpu21_riscv_hazard_unit.v load-use 冒险与停顿/冲刷判定 cpu21_riscv_irq_ctrl.v 中断优先级、ustatus/uepc、嵌套返回栈 cpu21_riscv_perf_counters.v 性能计数器已把上述文件加入 Vivado 工程 sources_1；端口、时序与行为经 xsim 对同一 ROM 逐周期回归验证，统计量完全一致。 2) 修复 BLT 指令（真值表第 28 行：opcode IR[6:2]=0x18、funct3=100、ALU_OP=SLT）此前 funct3=100 未译码，blt 被当作空指令执行，于是 `blt s1,zero,loop` 的循环只执行一次就顺序落到退出代码并停机（现象：只输出第一个值后就不再运行）。 - cpu21_riscv_decoder.v：新增 blt_o，OP_BRANCH 接受 funct3=100，并按真值表给出 ALU_SLT（beq/bne 仍为 SUB，bltu 仍为 SLTU） - cpu21_riscv_branch_unit.v：新增 blt_i，用有符号比较 $signed(src1) < $signed(src2) 裁决 - cpu21_riscv_redirect_int_bpb.v：新增 idex_blt_q 流水寄存器， IF 级 f_is_branch 纳入 funct3=100，使 blt 也参与 BPB 预测验证：blt 小程序正确输出 -3/-2/-1 后停机（cond_taken=2）； benchmark 第 [4] 段完整输出 fffffff1..ffffffff；中断测试程序的中断入口与停留周期与改动前一致。 3) 注释中文化 - cpu21_riscv_redirect_int_bpb.v 及全部新增子模块使用中文注释； - testbench/tb_cpu21_riscv_redirect_int_bpb.v 与新增的 tb_no_intr.v 注释全部译为中文。 - testbench/tb_no_intr.v：与中断测试平台同框架但不注入 irq 脉冲的对照测试平台（修复其 $dumpvars 引用了不存在的模块名，并改用 tb_no_intr.vcd 避免与另一个 TB 的波形文件互相覆盖）。 4) 其他 - testbench/tb_cpu21_riscv_redirect_int_bpb.v 的默认 ROM_FILE 改为 cpu21_riscv_redirect_int_bpb_rom.hex（中断测试程序）； - cpu21_riscv_redirect_int_bpb说明.md 增补"文件与模块划分"章节与 BLT 说明； - 真值表.txt 移动到 testbench/programs/ 下。	2026-09-12 18:48:31 +08:00

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Anccend

556fbe9530

目录整理：RTL/上板/仿真分开存放，测试 ROM 镜像归入 testbench/rom

- rtl/：12 个可综合的处理器源文件（顶层 cpu21_riscv_redirect_int_bpb.v，其余为各功能单元）。
- board/：板级顶层 cpu21_board_top.v、引脚约束 cpu21_board_top.xdc、片内 ROM 初始化
  cpu21_board_rom.vh 与短延时版本 cpu21_board_rom_fast.vh。
- testbench/：保留三个测试平台；ROM 镜像统一放到 testbench/rom/，测试程序源码与期望值
  仍在 testbench/programs/（其中的 .hex 是 RARS 原始输出，与 rom/ 里改过显示方式的版本
  内容不同，两者都保留）。
- 同步更新：两个测试平台的 ROM 探测路径改为 testbench/rom/（并在头注释里补充说明：
  PowerShell 会把 -generic_top/--testplusarg 参数里的 "=" 拆开、Verilog 字符串中的
  路径要用正斜杠）；tools/hex2vh.py 的用法示例指向 board/cpu21_board_top.v；
  说明文档新增“目录结构”一节并同步所有路径引用；.gitignore 补充 .Xil/。
- 清理：删除 *.hex.lst 中间文件与空的 .Xil/ 目录。
- 验证：isa_test 24/24、lui_test 4/4、mmio_test 5/5 三项回归通过；两个基线（5560 / 6003
  周期）与整理前一致；板级仿真（默认 ROM 首次写入 LED=0001、快速 ROM 跑马灯循环）正常；
  Vivado 工程源文件路径同步到 rtl/ 与 board/ 后综合通过（LUT 5276、23 个引脚，与整理前
  完全一致），因此已有 bit 文件仍然有效。

2026-09-13 18:06:21 +08:00

Anccend

192e28795a

实现 MMIO，LED 显示从 ecall 改为内存映射存储

cpu21_mmio.v（新增）
- 在 MEM 级做地址译码，把外设寄存器映射进数据地址空间；目前实现 LED 数据
  寄存器（地址由顶层 parameter LED_ADDR 指定，默认 0x0000_1000，位于 4 KB
  数据 RAM 之外，不会与 RAM 冲突）；
- 地址译码按“字”对齐：同一 32 位寄存器内任意字节偏移都算命中，具体修改
  哪几个字节由 wstrb 决定，因此 sw 写全字、sb 只写单字节（与 RAM 字节写
  语义一致）；
- 读命中时由顶层用 rdata_o 取代 data_rdata_i，从而支持把 LED 值读回；
- led_valid_o 在写入后拉高一拍，作为“本周期有 LED 写入”的指示。

cpu21_riscv_redirect_int_bpb.v
- 顶层参数新增 LED_ADDR；例化 cpu21_mmio 并新增访存读数据选择
  mem_rdata = mmio_rdata_hit ? mmio_rdata : data_rdata_i（MEM/WB 捕获用它）；
- 删除 ecall 驱动的 LED 逻辑（原 ex_led_event 与 led_data_q/led_valid_q 寄存器
  移入 MMIO 模块），LED 输出端口改由 cpu21_mmio 驱动；
- ecall 保留停机语义：a7==34 的历史“显示”调用保留为无操作，其余（如 a7=10）
  仍置 halted_o。

测试资产
- tools/rv_asm.py：print 伪指令改为“lui t6,LED_ADDR>>12 + sw a0,0(t6)”（写 MMIO
  LED 寄存器，仍需两个字）；新增 sb 支持；文末说明同步更新；
- testbench/programs/mmio_test.asm + mmio_test.expected（新增）：覆盖全字写、
  读回、字节写三种情况；
- isa_test.asm / lui_test.asm 迁移到 MMIO 输出方式；
- 两个 testbench 的 RAM 模型处注明 MMIO 区域不属于 RAM。

验证（xsim，按提交后的正式路径生成 hex）
- mmio_test：4 项输出全部匹配（12345678 / 12345678 / ffffffff / ffff7fff，
  最后一项为 sb 覆盖 led[15:8] 后读回）；
- isa_test：24 项输出与 isa_test.expected 逐项一致；lui_test：4 项输出正确；
- 中断测试程序回归：IRQ1@cyc85、IRQ2@cyc266、IRQ3@cyc447 与改动前一致，
  FINAL 统计完全一致（stalls=11 bubbles=297 cond_taken=648 pred_ok=663
  pred_fail=102，6003 周期）；
- benchmark 长仿真回归：FINAL 统计与改动前完全一致（stalls=3195 bubbles=6955
  cond_taken=8857 pred_ok=9455 pred_fail=1050，60000 周期），且 LED 输出次数为 0，
  确认 ecall 已不再驱动 LED；
- cpu21_mmio.v 已加入 Vivado 工程 sources_1。

2026-09-13 16:30:57 +08:00

Anccend

266ec6a049

重构：按功能拆分流水线模块、修复 BLT 指令、注释中文化

1) 模块拆分（便于单独仿真调试）
   把原来单文件的三模块结构按功能拆成 10 个独立文件，顶层只保留五级流水
   寄存器、子模块例化、PC/IF-ID/ID-EX 控制优先级与对外输出：
     cpu21_riscv_alu.v            组合 ALU（result2 用于 MUL 高位/余数）
     cpu21_bpb_8.v                8 项全相联分支目标缓冲
     cpu21_riscv_decoder.v        ID 级组合译码器
     cpu21_riscv_regfile.v        寄存器堆（写优先旁路）
     cpu21_riscv_forward_unit.v   EX 级前递网络
     cpu21_riscv_store_unit.v     EX 级存储数据对齐（sw/sb）
     cpu21_riscv_branch_unit.v    EX 级控制流裁决
     cpu21_riscv_hazard_unit.v    load-use 冒险与停顿/冲刷判定
     cpu21_riscv_irq_ctrl.v       中断优先级、ustatus/uepc、嵌套返回栈
     cpu21_riscv_perf_counters.v  性能计数器
   已把上述文件加入 Vivado 工程 sources_1；端口、时序与行为经 xsim 对同一
   ROM 逐周期回归验证，统计量完全一致。

2) 修复 BLT 指令（真值表第 28 行：opcode IR[6:2]=0x18、funct3=100、ALU_OP=SLT）
   此前 funct3=100 未译码，blt 被当作空指令执行，于是
   `blt s1,zero,loop` 的循环只执行一次就顺序落到退出代码并停机
   （现象：只输出第一个值后就不再运行）。
     - cpu21_riscv_decoder.v：新增 blt_o，OP_BRANCH 接受 funct3=100，
       并按真值表给出 ALU_SLT（beq/bne 仍为 SUB，bltu 仍为 SLTU）
     - cpu21_riscv_branch_unit.v：新增 blt_i，用有符号比较
       $signed(src1) < $signed(src2) 裁决
     - cpu21_riscv_redirect_int_bpb.v：新增 idex_blt_q 流水寄存器，
       IF 级 f_is_branch 纳入 funct3=100，使 blt 也参与 BPB 预测
   验证：blt 小程序正确输出 -3/-2/-1 后停机（cond_taken=2）；
   benchmark 第 [4] 段完整输出 fffffff1..ffffffff；
   中断测试程序的中断入口与停留周期与改动前一致。

3) 注释中文化
   - cpu21_riscv_redirect_int_bpb.v 及全部新增子模块使用中文注释；
   - testbench/tb_cpu21_riscv_redirect_int_bpb.v 与新增的 tb_no_intr.v
     注释全部译为中文。
   - testbench/tb_no_intr.v：与中断测试平台同框架但不注入 irq 脉冲的对照
     测试平台（修复其 $dumpvars 引用了不存在的模块名，并改用 tb_no_intr.vcd
     避免与另一个 TB 的波形文件互相覆盖）。

4) 其他
   - testbench/tb_cpu21_riscv_redirect_int_bpb.v 的默认 ROM_FILE 改为
     cpu21_riscv_redirect_int_bpb_rom.hex（中断测试程序）；
   - cpu21_riscv_redirect_int_bpb说明.md 增补"文件与模块划分"章节与 BLT 说明；
   - 真值表.txt 移动到 testbench/programs/ 下。

2026-09-12 18:48:31 +08:00