工程整理：源文件复制进 pipelined-cpu/，提供一键重建脚本 create_project.tcl

- pipelined-cpu/ 变成自包含的工程目录，所有设计文件都在里面，可以整个拷给别人：
  srcs/rtl（12 个处理器 RTL）、srcs/board（板级顶层 + 片内 ROM 初始化，含 __FAST 版）、
  srcs/constrs（引脚约束 + 板级母版）、srcs/tb（三个测试平台）、srcs/rom（ROM 镜像），
  另外附上 tools/（迷你汇编器）与 programs/（测试程序源码与期望值）。
  Vivado 工程里的引用全部改到这些副本上（sources_1 ×15、constrs_1 ×2、sim_1 ×12、sim_2 ×2），
  并用副本重新综合通过。
- 新增 pipelined-cpu/create_project.tcl：手写的一键重建脚本。
  * 用 [info script] 定位自身目录，整个文件夹拷到任意路径都能用；
  * 就地创建工程（源文件留在 srcs/ 下不动），带文件自检与“工程已存在”提示；
  * 配好三个 fileset 的顶层、cpu21_board_rom(.vh) 的 Verilog Header 类型、
    xsim.simulate.runtime=all。
  实测：把工程文件夹拷到别处、从另一个工作目录运行脚本，工程重建成功且
  synth_design Complete!（分享包只有 create_project.tcl + srcs/ + tools/ + programs/ +
  说明文档，约 0.3 MB）。
- testbench 从 sources_1 移到仿真 fileset（sim_1 / sim_2）：不再需要
  USED_IN_SYNTHESIS=0 这类设置，也彻底避免“testbench 被当成顶层”的
  [Place 30-494] The design is empty 问题。
- 两个 CPU 测试平台增加 srcs/rom/ 探测路径（含 GUI 仿真目录向上 5 层的相对路径），
  别人拿到工程后不用额外配置就能直接 Run Simulation。
- .gitignore：放行 pipelined-cpu/create_project.tcl（其余工程生成物仍不入库，
  这样重建脚本不会因为工程目录被忽略而丢失）。
- 说明文档新增“工程分享（Tcl 一键重建）”一节：目录结构、脚本用法、分享前应删除的
  生成目录、仓库源码与工程副本的同步命令，以及用 write_project_tcl 自动生成版本时
  需要改的两行（origin_dir / create_project 目标）。
- 验证：muldiv_test 13/13、isa_test 24/24、lui_test 4/4、mmio_test 5/5 以及两个
  流水基线全部通过（与改动前一致）。

pipelined-cpu/create_project.tcl

@@ -0,0 +1,106 @@
+# ============================================================================
+# cpu21-riscv 流水线 CPU —— 一键重建 Vivado 工程
+#   FPGA：Nexys4DDR / xc7a100tcsg324-1（Vivado 2025.2 实测通过）
+#
+# 目录结构（本脚本所在目录就是工程目录）：
+#   create_project.tcl      本脚本
+#   srcs/rtl/*.v            处理器 RTL（顶层 cpu21_riscv_redirect_int_bpb）
+#   srcs/board/*.v|*.vh     板级顶层、片内 ROM 初始化（含 __FAST 仿真版本）
+#   srcs/constrs/*.xdc      引脚约束与板级母版
+#   srcs/tb/*.v             测试平台（中断/分支预测、无中断、板级）
+#   srcs/rom/*.hex          测试平台加载的 ROM 镜像
+#   tools/、programs/       迷你汇编器与测试程序（改程序、重生成 ROM 用）
+#   说明文档：cpu21_riscv_redirect_int_bpb说明.md
+#
+# 用法：
+#   1) 建议先删掉本目录下的 pipelined-cpu.xpr，以及 *.runs / *.sim / *.cache /
+#      *.hw / *.gen / *.ip_user_files 等生成目录（不删会在下面报错提示）；
+#   2) 在 Vivado Tcl Shell 里执行：  source create_project.tcl
+#      或命令行：  vivado -mode batch -source create_project.tcl -log create.log
+#   3) 工程就地创建：pipelined-cpu.xpr（源文件仍在 srcs/ 下，不会被搬动）。
+#
+# 脚本用 [info script] 定位自身目录，所以整个文件夹拷到任何路径都能直接用。
+# 若想用 Vivado 自动生成的版本，见说明文档“工程分享”一节。
+# ============================================================================
+
+set origin_dir [file dirname [file normalize [info script]]]
+set proj_name  "pipelined-cpu"
+set part_name  "xc7a100tcsg324-1"
+
+# ---------------------------------------------------------------- 自检
+set required [list \
+  "$origin_dir/srcs/board/cpu21_board_top.v" \
+  "$origin_dir/srcs/board/cpu21_board_rom.vh" \
+  "$origin_dir/srcs/board/cpu21_board_rom_fast.vh" \
+  "$origin_dir/srcs/constrs/cpu21_board_top.xdc" \
+  "$origin_dir/srcs/tb/tb_cpu21_riscv_redirect_int_bpb.v" \
+  "$origin_dir/srcs/tb/tb_no_intr.v" \
+  "$origin_dir/srcs/tb/tb_board_top.v"]
+set missing {}
+foreach f $required { if {![file exists $f]} { lappend missing $f } }
+if {[llength [glob -nocomplain "$origin_dir/srcs/rtl/*.v"]] == 0} {
+  lappend missing "$origin_dir/srcs/rtl/*.v"
+}
+if {[llength $missing] > 0} {
+  puts "ERROR: 缺少下列文件，请确认 srcs/ 目录完整："
+  foreach f $missing { puts "   $f" }
+  return 1
+}
+
+if {[file exists "$origin_dir/$proj_name.xpr"]} {
+  puts "ERROR: 工程已存在：$origin_dir/$proj_name.xpr"
+  puts "       请先删除 .xpr（以及 *.runs / *.sim 等生成目录）后重跑本脚本。"
+  return 1
+}
+
+# ---------------------------------------------------------------- 建工程
+create_project $proj_name $origin_dir -part $part_name
+
+# 设计源文件：处理器 RTL + 板级顶层 + 片内 ROM 初始化
+add_files -norecurse -fileset sources_1 [glob "$origin_dir/srcs/rtl/*.v"]
+add_files -norecurse -fileset sources_1 [list \
+  "$origin_dir/srcs/board/cpu21_board_top.v" \
+  "$origin_dir/srcs/board/cpu21_board_rom.vh"]
+set_property file_type {Verilog Header} \
+  [get_files "$origin_dir/srcs/board/cpu21_board_rom.vh"]
+
+# 约束（cpu21_board_top.xdc 是引脚与分频时钟约束）
+add_files -norecurse -fileset constrs_1 [glob "$origin_dir/srcs/constrs/*.xdc"]
+
+# 仿真文件：测试平台 + ROM 镜像 + 快速版 ROM 头文件
+add_files -norecurse -fileset sim_1 [list \
+  "$origin_dir/srcs/tb/tb_cpu21_riscv_redirect_int_bpb.v" \
+  "$origin_dir/srcs/tb/tb_no_intr.v" \
+  "$origin_dir/srcs/tb/tb_board_top.v" \
+  "$origin_dir/srcs/board/cpu21_board_rom_fast.vh"]
+add_files -norecurse -fileset sim_1 [glob "$origin_dir/srcs/rom/*.hex"]
+set_property file_type {Verilog Header} \
+  [get_files "$origin_dir/srcs/board/cpu21_board_rom_fast.vh"]
+
+# 第二个仿真 fileset：无中断测试平台（tb_no_intr）
+create_fileset -simset sim_2
+add_files -norecurse -fileset sim_2 [list \
+  "$origin_dir/srcs/tb/tb_no_intr.v" \
+  "$origin_dir/srcs/tb/tb_cpu21_riscv_redirect_int_bpb.v"]
+
+# ---------------------------------------------------------------- 顶层与顺序
+set_property top cpu21_board_top                 [get_filesets sources_1]
+set_property top tb_cpu21_riscv_redirect_int_bpb [get_filesets sim_1]
+set_property top tb_no_intr                      [get_filesets sim_2]
+update_compile_order -fileset sources_1
+update_compile_order -fileset sim_1
+update_compile_order -fileset sim_2
+
+# GUI 仿真默认只跑 1000 ns，这里改成跑完（否则看起来像卡住）
+foreach fs {sim_1 sim_2} {
+  catch { set_property -name {xsim.simulate.runtime} -value {all} -objects [get_filesets $fs] }
+}
+
+# ---------------------------------------------------------------- 结果汇总
+puts "工程已创建：$origin_dir/$proj_name.xpr"
+puts "  sources_1 顶层 = cpu21_board_top（上板：时钟分频 + 片内 ROM/RAM + 引脚）"
+puts "  sim_1     顶层 = tb_cpu21_riscv_redirect_int_bpb（中断/分支预测）"
+puts "  sim_2     顶层 = tb_no_intr（指令集测试，ROM 镜像在 srcs/rom/）"
+puts "  下一步：Run Synthesis → Run Implementation → Generate Bitstream，或 Run Simulation"
+puts "  提示：CPU 时钟 = 100 MHz / CLK_DIV（默认 2）= 50 MHz；改分频比时"
+puts "        cpu21_board_top.v 的 CLK_DIV 与 cpu21_board_top.xdc 的 -divide_by 要一起改。"