feat(saolei): 新增纯 C 扫雷（MMIO 显示 + 中断读鼠标），扩展 CPU 外设并清理仓库
## 背景
在原有五级流水 CPU 的基础上，用一颗 RISC-V 工具链把"纯 C 写的扫雷"编译成机器码
固化进片内 ROM 运行，并为此把 MMIO 外设从"只有一个 LED 寄存器"扩展成
显示（VGA 显存）+ 七段数码管 + 鼠标事件（含中断）的完整子系统。
原 LED MMIO 的语义保持不变，原有跑马灯/中断/指令回归不受影响。
## 硬件（pipelined-cpu/srcs）
- cpu21_mmio.v：扩展成 MMIO 中枢，新增
* 七段数码管寄存器（0x1004，8 位十六进制）
* 鼠标寄存器组（0x1100+）：STATUS/DATA/ACK/CTRL/INPUT/TIME/FRAME/EVCNT/LEVEL/MAGIC
—— 含 16 项事件 FIFO 与 mouse_irq_o（读空自动回 0，不丢事件）
* 显示控制器（0x1140+）：CTRL（光标可见/背景色）、CURSOR（列、行）
* 显存窗口（0x2000-0x27FF）：写端口输出到板级顶层的双口 RAM，读保持组合读
* LEVEL（0x1120）：软件中断寄存器，写 1 拉起 level_irq_o（用作"关卡入口"）
* 地址译码、字节写合并、读数据 mux 全部按原风格实现
- 新增外设 RTL：cpu21_vga.v（640x480@60 按格子扫描，8x8 字模放大 2 倍）、
cpu21_seg7.v（8 位数码管动态扫描）、cpu21_pointer.v（5 向按键→鼠标事件，1 ms 去抖
+ 事件排队）、cpu21_ps2_mouse.v（可选真鼠标，PS/2 11 位帧接收 + 3 字节包解析）
- cpu21_riscv_redirect_int_bpb.v：新增外设总线端口（显存写/读回、鼠标事件输入、
中断输出、数码管数据、帧脉冲），例化扩展后的 cpu21_mmio
- cpu21_board_top.v：接入显存双口 RAM + VGA + 数码管 + 鼠标事件源，中断接线为
irq_i = {SW2, LEVEL|SW1, 鼠标|SW0}；ROM 宏切换（定义 SAOLEI_ROM 加载扫雷程序）；
ROM_WORDS 1024→8192
- cpu21_board_top.xdc：新增按键、SW[3]、8 位数码管、VGA、PS/2 的全部引脚约束
- tb_board_top.v：新端口显式接 0/1，避免悬空影响原跑马灯回归
- create_project.tcl：把 cpu21_saolei_rom.vh 按 Verilog Header 条件加入
## 软件（saolei/）
- sw/mmio.h：全部 MMIO 地址与格子编码（换地址只改这一个文件）
- sw/saolei.c：纯 C 扫雷 —— 背景"伪操作系统" main()（开始界面）+ 关卡 level_main()
（在 IRQ1 里跑完整局）+ 棋盘位图/布雷（首点安全）/BFS 展开/插旗/胜负判定/逐格绘制
- sw/isr.c：**中断读鼠标的代码**。三个固定地址入口：
* isr1_entry（.text.isr1=0x100）关卡入口：保存全部调用者保存寄存器 +
csrrsi 打开 MIE（让鼠标中断可嵌套）→ level_main
* isr2_entry（.text.isr2=0x200）鼠标读取：只存 ra → 纯 C 主体 isr_body
* isr3_entry（.text.isr3=0x300）备用：直接 uret
- sw/start.c：设 sp、清 .bss、进 main（只有这一处必要内联汇编）
- sw/linker.ld：复位 0x0、三个中断入口 0x100/0x200/0x300、栈顶 0x0FFC；
用 ASSERT 禁止 .data/.rodata（这颗核读不到 ROM 里的数据）
## 构建与工具链适配（saolei/tools）
- build.ps1：一键 C → .o → ELF → .hex + cpu21_saolei_rom.vh，任一步失败立刻停止
- check_isa.py：用"指令白名单"逐条检查反汇编，出现本核未实现的指令即报错并给修复提示
- elf2hex.py：裸二进制 → $readmemh hex + ROM 初始化头文件
- 三处针对本核的关键配置（都已写进脚本注释）：
1) -march=rv32im_zicsr（GCC 15 起 rv32im 不含 Zicsr，csrrsi 会报错）
2) 不能禁链接器松弛：gcc 函数调用默认是 auipc+jalr，靠松弛压成 jal，
禁掉后 35 条 auipc 会留在代码里（本核没有 auipc）；
用 -msmall-data-limit=0 防止松弛引入 gp 相对寻址
3) 中断入口地址必须写在段声明上（.text.isr1 0x100 : ...），
只写 ". = 0x100;" 会被 ld 忽略（实测 isr1 掉到了 0x14）
- 实测结果：text=3368B、data=0、bss=1436B，842 条指令全部通过 ISA 检查，
入口地址 _start=0x0 / isr1_entry=0x100 / isr2_entry=0x200 / isr3_entry=0x300
## 仓库清理
- 删除被工程取代的 saolei/hw、saolei/constrs（外设已并入 srcs/rtl）
- 删除全部 Vivado 生成物：.xpr、.runs、.sim、.cache、.hw、.ip_user_files、.Xil、
vivado.jou/log —— 需要工程时用 source create_project.tcl 一键重建（约 0.3 MB 源文件）
- .gitignore 增加 saolei/build/（构建产物可一键重建）
## 文档
- README：更新目录结构、仓库约定（不放生成物）、MMIO 地址表、文件与模块划分表、
上板说明，新增"扫雷程序（saolei/）"章节
- saolei/README.md：重写 —— 程序结构（背景/关卡/鼠标 + 三个中断入口）、
本核指令子集与对应写法、构建步骤与实测数据、MMIO 地址表、上板/仿真步骤、
操作说明、验证状态与已知可改进项
## 验证状态（如实说明）
- 已实测：C 工具链链路（编译/链接/ISA 检查/hex 生成/入口地址逐条核对）
- 未验证：所有 RTL 未经综合与仿真（本机无 Vivado），C 程序也未在仿真器/硬件上运行过；
建议先跑 tools/run_regress.ps1 确认原回归仍全 PASS，再用 SAOLEI_ROM 宏做行为仿真
This commit is contained in:
@@ -0,0 +1,129 @@
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`timescale 1ns / 1ps
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`default_nettype none
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// cpu21_seg7 —— Nexys4DDR 板载 8 位数码管的动态扫描驱动。
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//
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// 输入：seg_data_i 每 4 位一个十六进制数字（低 4 位 = 最右边那个数码管），
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// an_en_i 每一位对应一个数码管的使能（1 = 显示，0 = 熄灭）。
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// 输出：an_o[7:0] 位选（低有效）、seg_o[6:0] 段选 a..g（低有效）、dp_o 小数点。
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//
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// 扫描频率：CLK_DIV 分频后约 1 kHz 切换一位（8 位 => 每位数码管 125 Hz 刷新）。
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// 板载数码管是共阳极：位选拉低选中，段选拉低点亮。
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module cpu21_seg7 #(
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parameter integer REFRESH_DIV = 50000 // 50 MHz / 50000 = 1 kHz
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) (
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input wire clk,
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input wire reset,
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input wire [31:0] seg_data_i, // 8 个十六进制数字
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input wire [ 7:0] an_en_i, // 每位是否显示
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output reg [ 7:0] an_o, // 位选，低有效
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output reg [ 6:0] seg_o, // 段选 a..g，低有效
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output reg dp_o // 小数点，低有效
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);
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// ---------------------------------------------------------------------------
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// 刷新计数与当前位
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// ---------------------------------------------------------------------------
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reg [15:0] div_q;
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reg [2:0] digit_q;
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wire tick = (div_q == (REFRESH_DIV - 1));
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always @(posedge clk or posedge reset) begin
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if (reset) begin
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div_q <= 16'd0;
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digit_q <= 3'd0;
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end
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else if (tick) begin
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div_q <= 16'd0;
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digit_q <= digit_q + 3'd1;
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end
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||||
else begin
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div_q <= div_q + 16'd1;
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end
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||||
end
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// 当前要显示的十六进制数字
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reg [3:0] nib;
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always @* begin
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case (digit_q)
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3'd0:
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nib = seg_data_i[3:0];
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3'd1:
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nib = seg_data_i[7:4];
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3'd2:
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nib = seg_data_i[11:8];
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3'd3:
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nib = seg_data_i[15:12];
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3'd4:
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nib = seg_data_i[19:16];
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3'd5:
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nib = seg_data_i[23:20];
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3'd6:
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nib = seg_data_i[27:24];
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default:
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nib = seg_data_i[31:28];
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endcase
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end
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// ---------------------------------------------------------------------------
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// 十六进制 -> 七段码（bit0=a ... bit6=g，1 表示该段点亮）
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// ---------------------------------------------------------------------------
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reg [6:0] seg_on;
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always @* begin
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case (nib)
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4'h0:
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seg_on = 7'b0111111;
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4'h1:
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seg_on = 7'b0000110;
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4'h2:
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||||
seg_on = 7'b1011011;
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4'h3:
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||||
seg_on = 7'b1001111;
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||||
4'h4:
|
||||
seg_on = 7'b1100110;
|
||||
4'h5:
|
||||
seg_on = 7'b1101101;
|
||||
4'h6:
|
||||
seg_on = 7'b1111101;
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||||
4'h7:
|
||||
seg_on = 7'b0000111;
|
||||
4'h8:
|
||||
seg_on = 7'b1111111;
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4'h9:
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seg_on = 7'b1101111;
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4'hA:
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seg_on = 7'b1110111;
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4'hB:
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seg_on = 7'b1111100;
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4'hC:
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seg_on = 7'b0111001;
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4'hD:
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seg_on = 7'b1011110;
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4'hE:
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seg_on = 7'b1111001;
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default:
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seg_on = 7'b1110001; // F
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endcase
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end
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// ---------------------------------------------------------------------------
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// 位选与段选输出（共阳极 => 低有效）
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// ---------------------------------------------------------------------------
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always @(posedge clk or posedge reset) begin
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if (reset) begin
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an_o <= 8'hFF;
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seg_o <= 7'h7F;
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dp_o <= 1'b1;
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end
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else if (tick) begin
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an_o <= ~(8'b0000_0001 << digit_q) | ~an_en_i;
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seg_o <= ~seg_on;
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dp_o <= 1'b1; // 不用小数点
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end
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end
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endmodule
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`default_nettype wire
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Reference in New Issue
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