feat(saolei): 新增纯 C 扫雷（MMIO 显示 + 中断读鼠标），扩展 CPU 外设并清理仓库
## 背景
在原有五级流水 CPU 的基础上，用一颗 RISC-V 工具链把"纯 C 写的扫雷"编译成机器码
固化进片内 ROM 运行，并为此把 MMIO 外设从"只有一个 LED 寄存器"扩展成
显示（VGA 显存）+ 七段数码管 + 鼠标事件（含中断）的完整子系统。
原 LED MMIO 的语义保持不变，原有跑马灯/中断/指令回归不受影响。
## 硬件（pipelined-cpu/srcs）
- cpu21_mmio.v：扩展成 MMIO 中枢，新增
* 七段数码管寄存器（0x1004，8 位十六进制）
* 鼠标寄存器组（0x1100+）：STATUS/DATA/ACK/CTRL/INPUT/TIME/FRAME/EVCNT/LEVEL/MAGIC
—— 含 16 项事件 FIFO 与 mouse_irq_o（读空自动回 0，不丢事件）
* 显示控制器（0x1140+）：CTRL（光标可见/背景色）、CURSOR（列、行）
* 显存窗口（0x2000-0x27FF）：写端口输出到板级顶层的双口 RAM，读保持组合读
* LEVEL（0x1120）：软件中断寄存器，写 1 拉起 level_irq_o（用作"关卡入口"）
* 地址译码、字节写合并、读数据 mux 全部按原风格实现
- 新增外设 RTL：cpu21_vga.v（640x480@60 按格子扫描，8x8 字模放大 2 倍）、
cpu21_seg7.v（8 位数码管动态扫描）、cpu21_pointer.v（5 向按键→鼠标事件，1 ms 去抖
+ 事件排队）、cpu21_ps2_mouse.v（可选真鼠标，PS/2 11 位帧接收 + 3 字节包解析）
- cpu21_riscv_redirect_int_bpb.v：新增外设总线端口（显存写/读回、鼠标事件输入、
中断输出、数码管数据、帧脉冲），例化扩展后的 cpu21_mmio
- cpu21_board_top.v：接入显存双口 RAM + VGA + 数码管 + 鼠标事件源，中断接线为
irq_i = {SW2, LEVEL|SW1, 鼠标|SW0}；ROM 宏切换（定义 SAOLEI_ROM 加载扫雷程序）；
ROM_WORDS 1024→8192
- cpu21_board_top.xdc：新增按键、SW[3]、8 位数码管、VGA、PS/2 的全部引脚约束
- tb_board_top.v：新端口显式接 0/1，避免悬空影响原跑马灯回归
- create_project.tcl：把 cpu21_saolei_rom.vh 按 Verilog Header 条件加入
## 软件（saolei/）
- sw/mmio.h：全部 MMIO 地址与格子编码（换地址只改这一个文件）
- sw/saolei.c：纯 C 扫雷 —— 背景"伪操作系统" main()（开始界面）+ 关卡 level_main()
（在 IRQ1 里跑完整局）+ 棋盘位图/布雷（首点安全）/BFS 展开/插旗/胜负判定/逐格绘制
- sw/isr.c：**中断读鼠标的代码**。三个固定地址入口：
* isr1_entry（.text.isr1=0x100）关卡入口：保存全部调用者保存寄存器 +
csrrsi 打开 MIE（让鼠标中断可嵌套）→ level_main
* isr2_entry（.text.isr2=0x200）鼠标读取：只存 ra → 纯 C 主体 isr_body
* isr3_entry（.text.isr3=0x300）备用：直接 uret
- sw/start.c：设 sp、清 .bss、进 main（只有这一处必要内联汇编）
- sw/linker.ld：复位 0x0、三个中断入口 0x100/0x200/0x300、栈顶 0x0FFC；
用 ASSERT 禁止 .data/.rodata（这颗核读不到 ROM 里的数据）
## 构建与工具链适配（saolei/tools）
- build.ps1：一键 C → .o → ELF → .hex + cpu21_saolei_rom.vh，任一步失败立刻停止
- check_isa.py：用"指令白名单"逐条检查反汇编，出现本核未实现的指令即报错并给修复提示
- elf2hex.py：裸二进制 → $readmemh hex + ROM 初始化头文件
- 三处针对本核的关键配置（都已写进脚本注释）：
1) -march=rv32im_zicsr（GCC 15 起 rv32im 不含 Zicsr，csrrsi 会报错）
2) 不能禁链接器松弛：gcc 函数调用默认是 auipc+jalr，靠松弛压成 jal，
禁掉后 35 条 auipc 会留在代码里（本核没有 auipc）；
用 -msmall-data-limit=0 防止松弛引入 gp 相对寻址
3) 中断入口地址必须写在段声明上（.text.isr1 0x100 : ...），
只写 ". = 0x100;" 会被 ld 忽略（实测 isr1 掉到了 0x14）
- 实测结果：text=3368B、data=0、bss=1436B，842 条指令全部通过 ISA 检查，
入口地址 _start=0x0 / isr1_entry=0x100 / isr2_entry=0x200 / isr3_entry=0x300
## 仓库清理
- 删除被工程取代的 saolei/hw、saolei/constrs（外设已并入 srcs/rtl）
- 删除全部 Vivado 生成物：.xpr、.runs、.sim、.cache、.hw、.ip_user_files、.Xil、
vivado.jou/log —— 需要工程时用 source create_project.tcl 一键重建（约 0.3 MB 源文件）
- .gitignore 增加 saolei/build/（构建产物可一键重建）
## 文档
- README：更新目录结构、仓库约定（不放生成物）、MMIO 地址表、文件与模块划分表、
上板说明，新增"扫雷程序（saolei/）"章节
- saolei/README.md：重写 —— 程序结构（背景/关卡/鼠标 + 三个中断入口）、
本核指令子集与对应写法、构建步骤与实测数据、MMIO 地址表、上板/仿真步骤、
操作说明、验证状态与已知可改进项
## 验证状态（如实说明）
- 已实测：C 工具链链路（编译/链接/ISA 检查/hex 生成/入口地址逐条核对）
- 未验证：所有 RTL 未经综合与仿真（本机无 Vivado），C 程序也未在仿真器/硬件上运行过；
建议先跑 tools/run_regress.ps1 确认原回归仍全 PASS，再用 SAOLEI_ROM 宏做行为仿真
This commit is contained in:
@@ -0,0 +1,309 @@
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`timescale 1ns / 1ps
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`default_nettype none
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// -----------------------------------------------------------------------------
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// ID 级组合译码器。
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//
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// 与原始 Logisim 控制器一致：操作码取标准 RISC-V 的 IR[6:2] 五位字段，
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// 真值表中以十六进制形式存储该字段。
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// 所有输出在无匹配时保持"无操作/不写回"的默认值。
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// -----------------------------------------------------------------------------
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module cpu21_riscv_decoder (
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input wire [31:0] ir_i,
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output reg [ 4:0] rs1_idx_o,
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output reg [ 4:0] rs2_idx_o,
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output reg [ 4:0] rd_o,
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output reg [31:0] imm_o,
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output reg [ 3:0] alu_op_o,
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output reg [ 2:0] wb_sel_o,
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output reg [ 2:0] md_op_o,
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output wire [11:0] csr_addr_o,
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output reg uses_rs1_o,
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output reg uses_rs2_o,
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output reg reg_write_o,
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output reg mem_to_reg_o,
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output reg mem_write_o,
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output reg mem_byte_o,
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output reg alu_src_o,
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output reg branch_o,
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output reg beq_o,
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output reg bne_o,
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output reg blt_o,
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output reg bge_o,
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output reg bltu_o,
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output reg bgeu_o,
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output reg jal_o,
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output reg jalr_o,
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output reg ecall_o,
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output reg uret_o,
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output reg csr_set_o,
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output reg csr_clear_o,
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output reg csr_write_o
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);
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// CPU21 自定义操作码（取自所提供的真值表）。
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localparam OP_LOAD = 5'h00;
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localparam OP_R = 5'h0c;
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localparam OP_I = 5'h04;
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localparam OP_STORE = 5'h08;
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localparam OP_JALR = 5'h19;
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localparam OP_BRANCH = 5'h18;
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localparam OP_JAL = 5'h1b;
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localparam OP_SYS = 5'h1c;
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// LUI 为扩展指令（标准 RISC-V opcode 0x37 -> IR[6:2]=0x0d）。
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localparam OP_LUI = 5'h0d;
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localparam ALU_SLL = 4'd0;
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localparam ALU_SRA = 4'd1;
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localparam ALU_SRL = 4'd2;
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localparam ALU_MUL = 4'd3;
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localparam ALU_DIVU = 4'd4;
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localparam ALU_ADD = 4'd5;
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localparam ALU_SUB = 4'd6;
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localparam ALU_AND = 4'd7;
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localparam ALU_OR = 4'd8;
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localparam ALU_XOR = 4'd9;
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localparam ALU_SLT = 4'd11;
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localparam ALU_SLTU = 4'd12;
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localparam ALU_MULH = 4'd13;
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localparam ALU_MULHSU = 4'd14;
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localparam ALU_PASSB = 4'd15; // LUI：直接输出 B 端（立即数）
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// 乘除法单元（cpu21_riscv_muldiv）的操作编码，MD_NONE 表示非乘除法指令。
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localparam [2:0] MD_NONE = 3'd0;
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localparam [2:0] MD_MUL = 3'd1;
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localparam [2:0] MD_MULH = 3'd2;
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localparam [2:0] MD_MULHSU = 3'd3;
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localparam [2:0] MD_MULHU = 3'd4;
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localparam [2:0] MD_DIVU = 3'd5;
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localparam [2:0] MD_REMU = 3'd6;
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wire [4:0] opcode = ir_i[6:2];
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wire [2:0] funct3 = ir_i[14:12];
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wire [6:0] funct7 = ir_i[31:25];
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// CSR 地址字段在译码时直接旁路输出（供 EX 级读取 CSR）。
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assign csr_addr_o = ir_i[31:20];
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// 默认控制信号：全部为"无操作/不写回"，再由下面的 case 覆盖。
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always @* begin
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rs1_idx_o = ir_i[19:15];
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rs2_idx_o = ir_i[24:20];
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rd_o = ir_i[11:7];
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||||
imm_o = {{20{ir_i[31]}}, ir_i[31:20]};
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alu_op_o = ALU_ADD;
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wb_sel_o = 3'd0;
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md_op_o = MD_NONE;
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uses_rs1_o = 1'b0;
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uses_rs2_o = 1'b0;
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reg_write_o = 1'b0;
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||||
mem_to_reg_o = 1'b0;
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||||
mem_write_o = 1'b0;
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||||
mem_byte_o = 1'b0;
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||||
alu_src_o = 1'b0;
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||||
branch_o = 1'b0;
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||||
beq_o = 1'b0;
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||||
bne_o = 1'b0;
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||||
blt_o = 1'b0;
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||||
bge_o = 1'b0;
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||||
bltu_o = 1'b0;
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||||
bgeu_o = 1'b0;
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jal_o = 1'b0;
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||||
jalr_o = 1'b0;
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ecall_o = 1'b0;
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uret_o = 1'b0;
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||||
csr_set_o = 1'b0;
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||||
csr_clear_o = 1'b0;
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||||
csr_write_o = 1'b0;
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case (opcode)
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// R 型运算：由 funct3/funct7 决定具体操作。
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OP_R: begin
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uses_rs1_o = 1'b1;
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uses_rs2_o = 1'b1;
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reg_write_o = 1'b1;
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||||
// M 扩展（funct7=0000001）：mul/mulh/mulhsu/mulhu，以及课程真值表里的
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||||
// divu（funct3=101，商）与 remu（funct3=111，余数）。它们都由多周期
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// 乘除法单元完成，这里只给出操作类型 md_op_o；mulhu 与 remu 依旧用
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// wb_sel=3 取 result2（高位乘积 / 余数）。
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if (funct7 == 7'b0000001) begin
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case (funct3)
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3'b000: begin // mul：低 32 位
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||||
alu_op_o = ALU_MUL;
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||||
md_op_o = MD_MUL;
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||||
end
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||||
3'b001: begin // mulh：有符号高 32 位
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alu_op_o = ALU_MULH;
|
||||
md_op_o = MD_MULH;
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||||
end
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||||
3'b010: begin // mulhsu：有符号 x 无符号高 32 位
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alu_op_o = ALU_MULHSU;
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||||
md_op_o = MD_MULHSU;
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||||
end
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3'b011: begin // mulhu：无符号高 32 位
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alu_op_o = ALU_MUL;
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||||
md_op_o = MD_MULHU;
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||||
wb_sel_o = 3'd3;
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||||
end
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||||
3'b101: begin // divu：无符号商
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||||
alu_op_o = ALU_DIVU;
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||||
md_op_o = MD_DIVU;
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||||
end
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||||
3'b111: begin // remu：无符号余数
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alu_op_o = ALU_DIVU;
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||||
md_op_o = MD_REMU;
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||||
wb_sel_o = 3'd3;
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||||
end
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||||
default: reg_write_o = 1'b0;
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||||
endcase
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||||
end else begin
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// 标准 R 型 funct3 译码；add/sub 与 sra/srl 由 funct7[5] 区分。
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case (funct3)
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3'b000: alu_op_o = (funct7[5] ? ALU_SUB : ALU_ADD);
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||||
3'b001: alu_op_o = ALU_SLL;
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||||
3'b010: alu_op_o = ALU_SLT;
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||||
3'b011: alu_op_o = ALU_SLTU;
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||||
3'b100: alu_op_o = ALU_XOR;
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||||
3'b101: alu_op_o = (funct7[5] ? ALU_SRA : ALU_SRL);
|
||||
3'b110: alu_op_o = ALU_OR;
|
||||
3'b111: alu_op_o = ALU_AND;
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||||
default: reg_write_o = 1'b0;
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endcase
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||||
end
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||||
end
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// I 型运算（addi/slli/slti/sltiu/xori/srai/srli/ori/andi）。
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OP_I: begin
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uses_rs1_o = 1'b1;
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alu_src_o = 1'b1;
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reg_write_o = 1'b1;
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case (funct3)
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||||
3'b000: alu_op_o = ALU_ADD; // addi：立即数加
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||||
3'b001: alu_op_o = ALU_SLL; // slli：立即数逻辑左移
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||||
3'b010: alu_op_o = ALU_SLT; // slti：有符号小于置 1
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||||
3'b011: alu_op_o = ALU_SLTU; // sltiu：无符号小于置 1（立即数符号扩展）
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||||
3'b100: alu_op_o = ALU_XOR; // xori：立即数异或
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||||
3'b101:
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alu_op_o = (funct7[5] ? ALU_SRA : ALU_SRL); // srai/srli：立即数算术/逻辑右移
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||||
3'b110: alu_op_o = ALU_OR; // ori：立即数或
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||||
3'b111: alu_op_o = ALU_AND; // andi：立即数与
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||||
default: reg_write_o = 1'b0;
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||||
endcase
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||||
end
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// 加载高位立即数 lui：rd = imm[31:12] << 12。
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||||
// 不读寄存器；用 ALU_SRC 选立即数，ALU 直通 B 端输出。
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OP_LUI: begin
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reg_write_o = 1'b1;
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alu_src_o = 1'b1;
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||||
alu_op_o = ALU_PASSB;
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||||
imm_o = {ir_i[31:12], 12'b0};
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||||
wb_sel_o = 3'd0;
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||||
end
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||||
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||||
// 加载指令，当前仅支持 lw（funct3=010）。
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OP_LOAD: begin
|
||||
if (funct3 == 3'b010) begin
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||||
uses_rs1_o = 1'b1;
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||||
alu_src_o = 1'b1;
|
||||
alu_op_o = ALU_ADD;
|
||||
mem_to_reg_o = 1'b1;
|
||||
reg_write_o = 1'b1;
|
||||
wb_sel_o = 3'd1;
|
||||
end
|
||||
end
|
||||
|
||||
// 存储指令：sw（funct3=010）与 sb（funct3=000）。
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||||
OP_STORE: begin
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||||
if ((funct3 == 3'b010) || (funct3 == 3'b000)) begin
|
||||
uses_rs1_o = 1'b1;
|
||||
uses_rs2_o = 1'b1;
|
||||
alu_src_o = 1'b1;
|
||||
alu_op_o = ALU_ADD;
|
||||
mem_write_o = 1'b1;
|
||||
mem_byte_o = (funct3 == 3'b000); // sb：字节存储
|
||||
imm_o = {{20{ir_i[31]}}, ir_i[31:25], ir_i[11:7]};
|
||||
end
|
||||
end
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||||
|
||||
// 条件分支：beq（000）/bne（001）/blt（100）/bge（101）/bltu（110）/bgeu（111）。
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||||
OP_BRANCH: begin
|
||||
if ((funct3 == 3'b000) || (funct3 == 3'b001) || (funct3 == 3'b100) ||
|
||||
(funct3 == 3'b101) || (funct3 == 3'b110) || (funct3 == 3'b111)) begin
|
||||
uses_rs1_o = 1'b1;
|
||||
uses_rs2_o = 1'b1;
|
||||
branch_o = 1'b1;
|
||||
beq_o = (funct3 == 3'b000);
|
||||
bne_o = (funct3 == 3'b001);
|
||||
blt_o = (funct3 == 3'b100);
|
||||
bge_o = (funct3 == 3'b101);
|
||||
bltu_o = (funct3 == 3'b110);
|
||||
bgeu_o = (funct3 == 3'b111);
|
||||
// 有符号比较用 ALU_SLT、无符号比较用 ALU_SLTU，相等/不等用减法；
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||||
// 分支是否成立由 EX 级的分支裁决单元决定，这里只与真值表保持一致。
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alu_op_o = (blt_o || bge_o) ? ALU_SLT : ((bltu_o || bgeu_o) ? ALU_SLTU : ALU_SUB);
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||||
imm_o = {{19{ir_i[31]}}, ir_i[31], ir_i[7], ir_i[30:25], ir_i[11:8], 1'b0};
|
||||
end
|
||||
end
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||||
|
||||
// 无条件跳转并链接：jal（写回 PC+4）。
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||||
OP_JAL: begin
|
||||
jal_o = 1'b1;
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||||
reg_write_o = 1'b1;
|
||||
wb_sel_o = 3'd2;
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||||
imm_o = {{11{ir_i[31]}}, ir_i[31], ir_i[19:12], ir_i[20], ir_i[30:21], 1'b0};
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||||
end
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||||
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||||
// 寄存器间接跳转并链接：jalr。
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||||
OP_JALR: begin
|
||||
if (funct3 == 3'b000) begin
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jalr_o = 1'b1;
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||||
uses_rs1_o = 1'b1;
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||||
alu_src_o = 1'b1;
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||||
alu_op_o = ALU_ADD;
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||||
reg_write_o = 1'b1;
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||||
wb_sel_o = 3'd2;
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||||
end
|
||||
end
|
||||
|
||||
// 系统指令：ecall / uret / CSR 读写。
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||||
OP_SYS: begin
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||||
// 电路用 IR[21] 区分 URET 与 ecall。
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||||
if (funct3 == 3'b000) begin
|
||||
if (ir_i[21]) begin
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||||
uret_o = 1'b1;
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||||
end else begin
|
||||
ecall_o = 1'b1;
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||||
// 按文档说明，ecall 读取 a7(rs17) 与 a0(rs10)。
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||||
uses_rs1_o = 1'b1;
|
||||
uses_rs2_o = 1'b1;
|
||||
rs1_idx_o = 5'd17;
|
||||
rs2_idx_o = 5'd10;
|
||||
end
|
||||
end else if (funct3 == 3'b001) begin
|
||||
csr_write_o = 1'b1; // CSRRW：写 CSR，并把旧值写回 rd
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||||
uses_rs1_o = 1'b1;
|
||||
alu_src_o = 1'b1;
|
||||
imm_o = {27'b0, ir_i[19:15]};
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||||
reg_write_o = (rd_o != 5'd0);
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||||
wb_sel_o = 3'd4;
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end else if (funct3 == 3'b110) begin
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csr_set_o = 1'b1; // CSRRSI：置位 CSR 中的指定位
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imm_o = {27'b0, ir_i[19:15]};
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||||
reg_write_o = (rd_o != 5'd0);
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||||
wb_sel_o = 3'd4;
|
||||
end else if (funct3 == 3'b111) begin
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||||
csr_clear_o = 1'b1; // CSRRCI：清除 CSR 中的指定位
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||||
imm_o = {27'b0, ir_i[19:15]};
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||||
reg_write_o = (rd_o != 5'd0);
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||||
wb_sel_o = 3'd4;
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||||
end
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end
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||||
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default: begin
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||||
end
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endcase
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end
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endmodule
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`default_nettype wire
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