源文件收敛到 pipelined-cpu/ 一份：删除根目录 rtl/board/testbench/tools，补充回归脚本

- 现在只有一份源文件，就在 pipelined-cpu/ 下： srcs/rtl（13 个处理器 RTL）、srcs/board、srcs/constrs、srcs/tb、srcs/rom、 tools/（rv_asm.py、hex2vh.py、run_regress.ps1）、programs/（汇编源码与期望值）。仓库根目录的 rtl/、board/、testbench/、tools/ 已删除（删除前逐个文件比对过 MD5，与工程目录里的副本完全一致），说明文档仍放在最外层 cpu21_riscv_redirect_int_bpb说明.md。 - .gitignore 改为：忽略 pipelined-cpu/ 下的工程生成物（*.xpr、*.runs、*.sim、*.cache…），只跟踪 srcs/、tools/、programs/、create_project.tcl；_tmp/、_vivado/ 等本地临时目录继续忽略。 - 新增 tools/run_regress.ps1：一键回归脚本。编译 srcs/rtl/ → 跑 muldiv/isa/lui/mmio 四个指令测试并与 programs/*.expected 逐值比对 → 跑两个流水基线 → 跑板级顶层（-d BOARD_ROM_FAST）检查跑马灯，最后汇总 PASS/FAIL 并返回失败数作为退出码。编译与仿真的中间文件写在 %TEMP%\cpu21_regress，不污染工程目录。实测全部通过。 - 新增 programs/board_demo_fast.asm：快速版演示程序（延时初值 64，约 2.6 µs/步），对应 srcs/board/cpu21_board_rom_fast.vh；仿真时用 -d BOARD_ROM_FAST 才会选到它。 - 两个测试平台增加 srcs/rom 探测路径，工程目录内直接 Run Simulation 即可加载镜像。 - 文档：目录结构一节按新布局重写；新增“回归测试”一节（脚本用法 + 期望基线数字）；上板章节的生成/仿真命令改为相对工程目录（python tools/rv_asm.py programs/…、 xvlog -d BOARD_ROM_FAST srcs/rtl/*.v …）；tools 里的用法示例同步更新； “工程分享”一节去掉已不存在的副本同步说明。 - 清理：删除本地 _tmp/（约 57 MB）、_vivado/、.Xil/ 临时目录。
2026-09-13 19:09:36 +08:00
parent fed01f5910
commit cb0cb433ac
51 changed files with 506 additions and 81 deletions
@@ -0,0 +1,76 @@
+`timescale 1ns / 1ps
+`default_nettype none
+
+// -----------------------------------------------------------------------------
+// 性能计数器：周期数、停顿/气泡数、条件分支跳转数、无条件跳转数，
+// 以及分支预测的成功/失败次数。
+//
+// 这些计数器只影响可观测的统计量，不参与处理器控制，便于在波形中单独
+// 观察流水线效率。
+// -----------------------------------------------------------------------------
+module cpu21_riscv_perf_counters (
+    input  wire        clk,
+    input  wire        reset,
+    input  wire        inc_cycle_i,                   // 未停机时周期数 +1
+    input  wire        stall_i,                       // load-use 停顿或多周期乘除法停留
+    input  wire        flush_i,                       // 冲刷年轻指令
+    input  wire        cond_taken_i,                  // EX 级条件分支实际跳转
+    input  wire        cond_valid_i,                  // EX 级条件分支有效
+    input  wire        mispredict_i,                  // EX 级条件分支预测失败
+    input  wire        uncond_i,                      // EX 级 JAL/JALR
+    output wire [15:0] cycle_count_o,
+    output wire [15:0] stall_count_o,
+    output wire [15:0] bubble_count_o,
+    output wire [15:0] conditional_taken_count_o,
+    output wire [15:0] unconditional_branch_count_o,
+    output wire [15:0] prediction_success_count_o,
+    output wire [15:0] prediction_failure_count_o
+);
+  reg [15:0] cycle_count_q;
+  reg [15:0] stall_count_q;
+  reg [15:0] bubble_count_q;
+  reg [15:0] conditional_taken_count_q;
+  reg [15:0] unconditional_branch_count_q;
+  reg [15:0] prediction_success_count_q;
+  reg [15:0] prediction_failure_count_q;
+
+  always @(posedge clk or posedge reset) begin
+    if (reset) begin
+      cycle_count_q <= 16'b0;
+      stall_count_q <= 16'b0;
+      bubble_count_q <= 16'b0;
+      conditional_taken_count_q <= 16'b0;
+      unconditional_branch_count_q <= 16'b0;
+      prediction_success_count_q <= 16'b0;
+      prediction_failure_count_q <= 16'b0;
+    end else begin
+      if (inc_cycle_i) cycle_count_q <= cycle_count_q + 16'd1;
+
+      if (stall_i) begin
+        stall_count_q  <= stall_count_q + 16'd1;
+        bubble_count_q <= bubble_count_q + 16'd1;
+      end else if (flush_i) begin
+        // 一次冲刷丢弃 IF/ID 两条年轻指令，记两个气泡。
+        bubble_count_q <= bubble_count_q + 16'd2;
+      end
+
+      if (cond_taken_i) conditional_taken_count_q <= conditional_taken_count_q + 16'd1;
+      if (uncond_i) unconditional_branch_count_q <= unconditional_branch_count_q + 16'd1;
+
+      if (cond_valid_i) begin
+        if (mispredict_i) prediction_failure_count_q <= prediction_failure_count_q + 16'd1;
+        else prediction_success_count_q <= prediction_success_count_q + 16'd1;
+      end
+    end
+  end
+
+  assign cycle_count_o = cycle_count_q;
+  assign stall_count_o = stall_count_q;
+  assign bubble_count_o = bubble_count_q;
+  assign conditional_taken_count_o = conditional_taken_count_q;
+  assign unconditional_branch_count_o = unconditional_branch_count_q;
+  assign prediction_success_count_o = prediction_success_count_q;
+  assign prediction_failure_count_o = prediction_failure_count_q;
+endmodule
+
+`default_nettype wire