源文件收敛到 pipelined-cpu/ 一份：删除根目录 rtl/board/testbench/tools，补充回归脚本

- 现在只有一份源文件，就在 pipelined-cpu/ 下：
    srcs/rtl（13 个处理器 RTL）、srcs/board、srcs/constrs、srcs/tb、srcs/rom、
    tools/（rv_asm.py、hex2vh.py、run_regress.ps1）、programs/（汇编源码与期望值）。
  仓库根目录的 rtl/、board/、testbench/、tools/ 已删除（删除前逐个文件比对过 MD5，
  与工程目录里的副本完全一致），说明文档仍放在最外层
  cpu21_riscv_redirect_int_bpb说明.md。
- .gitignore 改为：忽略 pipelined-cpu/ 下的工程生成物（*.xpr、*.runs、*.sim、*.cache…），
  只跟踪 srcs/、tools/、programs/、create_project.tcl；_tmp/、_vivado/ 等本地临时目录
  继续忽略。
- 新增 tools/run_regress.ps1：一键回归脚本。编译 srcs/rtl/ → 跑 muldiv/isa/lui/mmio
  四个指令测试并与 programs/*.expected 逐值比对 → 跑两个流水基线 → 跑板级顶层
  （-d BOARD_ROM_FAST）检查跑马灯，最后汇总 PASS/FAIL 并返回失败数作为退出码。
  编译与仿真的中间文件写在 %TEMP%\cpu21_regress，不污染工程目录。实测全部通过。
- 新增 programs/board_demo_fast.asm：快速版演示程序（延时初值 64，约 2.6 µs/步），
  对应 srcs/board/cpu21_board_rom_fast.vh；仿真时用 -d BOARD_ROM_FAST 才会选到它。
- 两个测试平台增加 srcs/rom 探测路径，工程目录内直接 Run Simulation 即可加载镜像。
- 文档：目录结构一节按新布局重写；新增“回归测试”一节（脚本用法 + 期望基线数字）；
  上板章节的生成/仿真命令改为相对工程目录（python tools/rv_asm.py programs/…、
  xvlog -d BOARD_ROM_FAST srcs/rtl/*.v …）；tools 里的用法示例同步更新；
  “工程分享”一节去掉已不存在的副本同步说明。
- 清理：删除本地 _tmp/（约 57 MB）、_vivado/、.Xil/ 临时目录。

pipelined-cpu/srcs/rtl/cpu21_riscv_forward_unit.v

@@ -0,0 +1,47 @@
+`timescale 1ns / 1ps
+`default_nettype none
+
+// -----------------------------------------------------------------------------
+// EX 级前递单元。
+//
+// 优先级：EX/MEM 级的结果最新 -> 其次 MEM/WB 级写回值 -> 最后是 ID 级
+// 译码时读到的寄存器值。load 结果在 MEM 级之后才可用，因此 EX/MEM 的
+// load（mem_to_reg）不参与前递，改由冒险单元插入一个气泡。
+// -----------------------------------------------------------------------------
+module cpu21_riscv_forward_unit (
+    input  wire [31:0] rs1_value_i,
+    input  wire [31:0] rs2_value_i,
+    input  wire [ 4:0] rs1_idx_i,
+    input  wire [ 4:0] rs2_idx_i,
+    // EX/MEM 级
+    input  wire        exmem_valid_i,
+    input  wire        exmem_reg_write_i,
+    input  wire        exmem_mem_to_reg_i,
+    input  wire [ 4:0] exmem_rd_i,
+    input  wire [31:0] exmem_value_i,
+    // MEM/WB 级
+    input  wire        memwb_valid_i,
+    input  wire        memwb_reg_write_i,
+    input  wire [ 4:0] memwb_rd_i,
+    input  wire [31:0] memwb_value_i,
+    // 前递后的操作数
+    output reg  [31:0] src1_o,
+    output reg  [31:0] src2_o
+);
+  wire ex_mem_forward_valid = exmem_valid_i && exmem_reg_write_i &&
+                                !exmem_mem_to_reg_i && (exmem_rd_i != 5'd0);
+  wire wb_forward_valid = memwb_valid_i && memwb_reg_write_i && (memwb_rd_i != 5'd0);
+
+  always @* begin
+    src1_o = rs1_value_i;
+    src2_o = rs2_value_i;
+
+    if (ex_mem_forward_valid && (exmem_rd_i == rs1_idx_i)) src1_o = exmem_value_i;
+    else if (wb_forward_valid && (memwb_rd_i == rs1_idx_i)) src1_o = memwb_value_i;
+
+    if (ex_mem_forward_valid && (exmem_rd_i == rs2_idx_i)) src2_o = exmem_value_i;
+    else if (wb_forward_valid && (memwb_rd_i == rs2_idx_i)) src2_o = memwb_value_i;
+  end
+endmodule
+
+`default_nettype wire