源文件收敛到 pipelined-cpu/ 一份：删除根目录 rtl/board/testbench/tools，补充回归脚本
- 现在只有一份源文件，就在 pipelined-cpu/ 下：
srcs/rtl（13 个处理器 RTL）、srcs/board、srcs/constrs、srcs/tb、srcs/rom、
tools/（rv_asm.py、hex2vh.py、run_regress.ps1）、programs/（汇编源码与期望值）。
仓库根目录的 rtl/、board/、testbench/、tools/ 已删除（删除前逐个文件比对过 MD5，
与工程目录里的副本完全一致），说明文档仍放在最外层
cpu21_riscv_redirect_int_bpb说明.md。
- .gitignore 改为：忽略 pipelined-cpu/ 下的工程生成物（*.xpr、*.runs、*.sim、*.cache…），
只跟踪 srcs/、tools/、programs/、create_project.tcl；_tmp/、_vivado/ 等本地临时目录
继续忽略。
- 新增 tools/run_regress.ps1：一键回归脚本。编译 srcs/rtl/ → 跑 muldiv/isa/lui/mmio
四个指令测试并与 programs/*.expected 逐值比对 → 跑两个流水基线 → 跑板级顶层
（-d BOARD_ROM_FAST）检查跑马灯，最后汇总 PASS/FAIL 并返回失败数作为退出码。
编译与仿真的中间文件写在 %TEMP%\cpu21_regress，不污染工程目录。实测全部通过。
- 新增 programs/board_demo_fast.asm：快速版演示程序（延时初值 64，约 2.6 µs/步），
对应 srcs/board/cpu21_board_rom_fast.vh；仿真时用 -d BOARD_ROM_FAST 才会选到它。
- 两个测试平台增加 srcs/rom 探测路径，工程目录内直接 Run Simulation 即可加载镜像。
- 文档：目录结构一节按新布局重写；新增“回归测试”一节（脚本用法 + 期望基线数字）；
上板章节的生成/仿真命令改为相对工程目录（python tools/rv_asm.py programs/…、
xvlog -d BOARD_ROM_FAST srcs/rtl/*.v …）；tools 里的用法示例同步更新；
“工程分享”一节去掉已不存在的副本同步说明。
- 清理：删除本地 _tmp/（约 57 MB）、_vivado/、.Xil/ 临时目录。
This commit is contained in:
@@ -0,0 +1,183 @@
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`timescale 1ns / 1ps
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`default_nettype none
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// 上板顶层（Nexys4DDR，xc7a100tcsg324-1）
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//
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// 处理器顶层 cpu21_riscv_redirect_int_bpb 暴露了 775 位调试端口（各级 PC/IR、
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// 计数器、BPB/中断观测等），直接作为实现顶层会因 I/O 超限而无法布局布线
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// （[Place 30-415] IO Placement failed due to overutilization）。本模块只把
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// 开发板真正需要的外设引出来，其余调试端口不连接，因此不占用引脚：
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//
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// clk100 (E3) -> CPU 时钟（100 MHz，经 CLK_DIV 分频后给 CPU）
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// rst_n (C12) -> 复位按键 CPU_RESETN，低有效，经复位同步器
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// go (N17) -> 按键 BTNC：ecall 停机后按下继续运行
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// irq_sw[2:0] -> 拨码开关 SW[2:0]：3 路中断源
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// led[15:0] -> 板载 LED[15:0]：显示 MMIO（LED_ADDR）写入值的低 16 位
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// led_we (R12) -> LED16_B：有 MMIO 写入时亮，并拉长约 0.34 s 便于观察
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//
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// 片内存储器：
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// ROM：ROM_WORDS 字，组合读，内容由 `include "cpu21_board_rom.vh"` 给出
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// （该文件由 tools/hex2vh.py 从 testbench/programs/*.hex 生成）；
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// RAM：RAM_WORDS 字，字节写使能 + 组合读；只响应地址 < 2^(RAM_AW+2)，
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// 因此 MMIO 地址不会落进 RAM（避免与 LED_ADDR 别名）。
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//
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// 注意：ROM_WORDS / RAM_WORDS 需为 2 的幂（默认 1024，对应地址位 [11:2]）。
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// -----------------------------------------------------------------------------
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module cpu21_board_top #(
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parameter [31:0] LED_ADDR = 32'h0000_1000,
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parameter ROM_WORDS = 1024,
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parameter RAM_WORDS = 1024,
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parameter [31:0] USTATUS_INIT = 32'h0000_0001,
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// 板载 100 MHz 的分频比（1 = 直用 100 MHz，2 = 50 MHz，…）。
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// 乘除法改成多周期单元后，原来 ~94 ns 的组合乘法/除法已经不在关键路径上，
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// 实测（xc7a100tcsg324-1）：
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// CLK_DIV=1（100 MHz）：WNS = -1.1 ns，违例路径是 EX 级的
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// 分支判决/中断保存 → BPB 更新，与乘除法无关（逻辑只占 ~3 ns，
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// 7~8 ns 都是布线）；
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// CLK_DIV=2（ 50 MHz）：WNS ≈ +8 ns，余量充足。
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// 因此默认取 2，既比原来的 16 分频快 8 倍，又能保证时序收敛。
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parameter integer CLK_DIV = 2
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) (
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input wire clk100, // E3
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input wire rst_n, // C12：CPU_RESETN，低有效
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input wire go, // N17：BTNC
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input wire [ 2:0] irq_sw, // SW[2:0]
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output wire [15:0] led, // LED[15:0]
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output wire led_we // LED16_B：MMIO 写入指示
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);
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localparam ROM_AW = $clog2(ROM_WORDS);
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localparam RAM_AW = $clog2(RAM_WORDS);
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wire arst = ~rst_n; // 异步复位（高有效）
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// ---------------------------------------------------------------------------
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// 时钟：100 MHz / CLK_DIV（默认 2 = 50 MHz）给 CPU。
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//
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// 乘除法已经是 cpu21_riscv_muldiv 里的多周期单元，关键路径上不再有组合的
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// 32x32 乘法/除法；剩下的违例路径是 EX 级“分支判决/中断保存 → BPB 更新”，
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// 与乘除法无关，实测 100 MHz 下 WNS = -1.1 ns，50 MHz 下余量约 +8 ns。
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// 分频后的时钟由 Vivado 自动插 BUFG；XDC 里用 create_generated_clock 声明，
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// 改分频比时两处要一起改。
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reg [15:0] clk_cnt;
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reg clk_div;
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always @(posedge clk100 or posedge arst) begin
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if (arst) begin
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clk_cnt <= 16'd0;
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clk_div <= 1'b0;
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end else if (clk_cnt == (CLK_DIV / 2 - 1)) begin
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clk_cnt <= 16'd0;
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clk_div <= ~clk_div;
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end else begin
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clk_cnt <= clk_cnt + 16'd1;
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end
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end
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wire clk_cpu = clk_div;
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// ---------------------------------------------------------------------------
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// 复位同步器：按键异步置位、释放与 CPU 时钟同步
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// ---------------------------------------------------------------------------
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reg [2:0] rst_sync_q;
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always @(posedge clk_cpu or posedge arst) begin
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if (arst) rst_sync_q <= 3'b111;
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else rst_sync_q <= {rst_sync_q[1:0], 1'b0};
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end
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wire reset = rst_sync_q[2];
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// CPU 接口连线（先声明：后面的 ROM/RAM 逻辑与例化都要用到）
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wire [31:0] instr_addr;
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wire [31:0] data_addr;
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wire [31:0] data_wdata;
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wire [ 3:0] data_wstrb;
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wire data_we;
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wire [31:0] led_data;
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wire led_valid;
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// ---------------------------------------------------------------------------
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// 指令 ROM：组合读
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// ---------------------------------------------------------------------------
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reg [31:0] rom [0:ROM_WORDS-1];
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integer i;
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initial begin
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for (i = 0; i < ROM_WORDS; i = i + 1) rom[i] = 32'h0000_0013; // NOP 填充
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`ifdef BOARD_ROM_FAST
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// 仿真专用：把演示程序的延时改小的版本（综合流程不会用到）
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`include "cpu21_board_rom_fast.vh"
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`else
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`include "cpu21_board_rom.vh"
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`endif
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end
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// ---------------------------------------------------------------------------
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// 数据 RAM：字节写使能 + 组合读
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// ---------------------------------------------------------------------------
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reg [31:0] ram[0:RAM_WORDS-1];
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integer j;
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initial begin
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for (j = 0; j < RAM_WORDS; j = j + 1) ram[j] = 32'b0;
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end
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wire [ROM_AW+1:2] rom_index = instr_addr[ROM_AW+1:2];
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wire [RAM_AW+1:2] ram_index = data_addr[RAM_AW+1:2];
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wire ram_sel = (data_addr[31:RAM_AW+2] == 0);
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wire [31:0] instr_word = rom[rom_index];
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wire [31:0] data_rdata = ram_sel ? ram[ram_index] : 32'b0;
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always @(posedge clk_cpu) begin
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if (ram_sel && data_we) begin
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if (data_wstrb[0]) ram[ram_index][7:0] <= data_wdata[7:0];
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if (data_wstrb[1]) ram[ram_index][15:8] <= data_wdata[15:8];
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if (data_wstrb[2]) ram[ram_index][23:16] <= data_wdata[23:16];
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||||
if (data_wstrb[3]) ram[ram_index][31:24] <= data_wdata[31:24];
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end
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end
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// ---------------------------------------------------------------------------
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// 处理器：只连接上板需要的端口，调试端口留空（不产生 I/O）
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cpu21_riscv_redirect_int_bpb #(
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.LED_ADDR (LED_ADDR),
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.USTATUS_INIT(USTATUS_INIT)
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) u_cpu (
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.clk (clk_cpu),
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.reset (reset),
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.instr_i (instr_word),
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.data_rdata_i(data_rdata),
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.irq_i (irq_sw),
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.go_i (go),
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.instr_addr_o(instr_addr),
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.data_addr_o (data_addr),
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.data_wdata_o(data_wdata),
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.data_wstrb_o(data_wstrb),
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.data_we_o (data_we),
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.led_data_o (led_data),
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.led_valid_o(led_valid)
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);
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// ---------------------------------------------------------------------------
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// 板载 LED：显示 MMIO 写入值的低 16 位；写入指示拉长便于观察
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// ---------------------------------------------------------------------------
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assign led = led_data[15:0];
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reg [23:0] led_we_cnt;
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always @(posedge clk_cpu or posedge arst) begin
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if (arst) led_we_cnt <= 24'd0;
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else if (led_valid) led_we_cnt <= 24'hFF_FFFF; // 约 0.34 s @50 MHz
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else if (led_we_cnt != 24'd0) led_we_cnt <= led_we_cnt - 24'd1;
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end
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assign led_we = (led_we_cnt != 24'd0);
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endmodule
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`default_nettype wire
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