目录整理：RTL/上板/仿真分开存放，测试 ROM 镜像归入 testbench/rom

- rtl/：12 个可综合的处理器源文件（顶层 cpu21_riscv_redirect_int_bpb.v，其余为各功能单元）。
- board/：板级顶层 cpu21_board_top.v、引脚约束 cpu21_board_top.xdc、片内 ROM 初始化
  cpu21_board_rom.vh 与短延时版本 cpu21_board_rom_fast.vh。
- testbench/：保留三个测试平台；ROM 镜像统一放到 testbench/rom/，测试程序源码与期望值
  仍在 testbench/programs/（其中的 .hex 是 RARS 原始输出，与 rom/ 里改过显示方式的版本
  内容不同，两者都保留）。
- 同步更新：两个测试平台的 ROM 探测路径改为 testbench/rom/（并在头注释里补充说明：
  PowerShell 会把 -generic_top/--testplusarg 参数里的 "=" 拆开、Verilog 字符串中的
  路径要用正斜杠）；tools/hex2vh.py 的用法示例指向 board/cpu21_board_top.v；
  说明文档新增“目录结构”一节并同步所有路径引用；.gitignore 补充 .Xil/。
- 清理：删除 *.hex.lst 中间文件与空的 .Xil/ 目录。
- 验证：isa_test 24/24、lui_test 4/4、mmio_test 5/5 三项回归通过；两个基线（5560 / 6003
  周期）与整理前一致；板级仿真（默认 ROM 首次写入 LED=0001、快速 ROM 跑马灯循环）正常；
  Vivado 工程源文件路径同步到 rtl/ 与 board/ 后综合通过（LUT 5276、23 个引脚，与整理前
  完全一致），因此已有 bit 文件仍然有效。

rtl/cpu21_riscv_regfile.v

@@ -0,0 +1,46 @@
+`timescale 1ns / 1ps
+`default_nettype none
+
+// -----------------------------------------------------------------------------
+// 寄存器堆：32 x 32 位，x0 恒为 0。
+//
+// 读端口为组合读，并对同周期的 WB 写回做"写优先"旁路，因此 ID 级可以
+// 立刻看到正在写回的结果，无需额外的寄存器堆相关冒险处理。
+// -----------------------------------------------------------------------------
+module cpu21_riscv_regfile (
+    input  wire        clk,
+    input  wire        reset,
+    // 读端口（组合）
+    input  wire [ 4:0] rs1_idx_i,
+    input  wire [ 4:0] rs2_idx_i,
+    output wire [31:0] rs1_data_o,
+    output wire [31:0] rs2_data_o,
+    // 写端口（WB 级）
+    input  wire        we_i,
+    input  wire [ 4:0] waddr_i,
+    input  wire [31:0] wdata_i
+);
+  reg [31:0] regs[0:31];
+
+  integer i;
+
+  // 写优先旁路：同周期写回且地址相同的读请求返回新值。
+  wire [31:0] rs1_raw = regs[rs1_idx_i];
+  wire [31:0] rs2_raw = regs[rs2_idx_i];
+
+  assign rs1_data_o = (rs1_idx_i == 5'd0) ? 32'b0 :
+                        ((we_i && (waddr_i == rs1_idx_i)) ? wdata_i : rs1_raw);
+  assign rs2_data_o = (rs2_idx_i == 5'd0) ? 32'b0 :
+                        ((we_i && (waddr_i == rs2_idx_i)) ? wdata_i : rs2_raw);
+
+  always @(posedge clk or posedge reset) begin
+    if (reset) begin
+      for (i = 0; i < 32; i = i + 1) regs[i] <= 32'b0;
+    end else begin
+      if (we_i && (waddr_i != 5'd0)) regs[waddr_i] <= wdata_i;
+      regs[0] <= 32'b0;
+    end
+  end
+endmodule
+
+`default_nettype wire