目录整理：RTL/上板/仿真分开存放，测试 ROM 镜像归入 testbench/rom

- rtl/：12 个可综合的处理器源文件（顶层 cpu21_riscv_redirect_int_bpb.v，其余为各功能单元）。 - board/：板级顶层 cpu21_board_top.v、引脚约束 cpu21_board_top.xdc、片内 ROM 初始化 cpu21_board_rom.vh 与短延时版本 cpu21_board_rom_fast.vh。 - testbench/：保留三个测试平台；ROM 镜像统一放到 testbench/rom/，测试程序源码与期望值仍在 testbench/programs/（其中的 .hex 是 RARS 原始输出，与 rom/ 里改过显示方式的版本内容不同，两者都保留）。 - 同步更新：两个测试平台的 ROM 探测路径改为 testbench/rom/（并在头注释里补充说明： PowerShell 会把 -generic_top/--testplusarg 参数里的 "=" 拆开、Verilog 字符串中的路径要用正斜杠）；tools/hex2vh.py 的用法示例指向 board/cpu21_board_top.v；说明文档新增“目录结构”一节并同步所有路径引用；.gitignore 补充 .Xil/。 - 清理：删除 *.hex.lst 中间文件与空的 .Xil/ 目录。 - 验证：isa_test 24/24、lui_test 4/4、mmio_test 5/5 三项回归通过；两个基线（5560 / 6003 周期）与整理前一致；板级仿真（默认 ROM 首次写入 LED=0001、快速 ROM 跑马灯循环）正常； Vivado 工程源文件路径同步到 rtl/ 与 board/ 后综合通过（LUT 5276、23 个引脚，与整理前完全一致），因此已有 bit 文件仍然有效。
2026-09-13 18:06:21 +08:00
parent 1ae6fe6ebe
commit 556fbe9530
29 changed files with 157 additions and 110 deletions
@@ -0,0 +1,68 @@
+`timescale 1ns / 1ps
+`default_nettype none
+
+// -----------------------------------------------------------------------------
+// EX 级控制流裁决单元。
+//
+// 条件分支的实际方向与目标都在 EX 级解析；JAL/JALR 的目标也只在 EX 级
+// 得到，因此它们总是需要重定向。条件分支仅在预测方向/目标与实际不符时
+// 才重定向，这样预测正确时不会产生气泡。
+// -----------------------------------------------------------------------------
+module cpu21_riscv_branch_unit (
+    input  wire        valid_i,
+    input  wire [31:0] pc_i,
+    input  wire [31:0] imm_i,
+    input  wire [31:0] src1_i,
+    input  wire [31:0] src2_i,
+    input  wire        branch_i,
+    input  wire        beq_i,
+    input  wire        bne_i,
+    input  wire        blt_i,
+    input  wire        bge_i,
+    input  wire        bltu_i,
+    input  wire        bgeu_i,
+    input  wire        jal_i,
+    input  wire        jalr_i,
+    // IF 级携带过来的预测信息
+    input  wire        pred_taken_i,
+    input  wire [31:0] pred_target_i,
+    // 裁决结果
+    output wire        branch_taken_o,
+    output wire        controlflow_o,
+    output wire [31:0] target_o,
+    output wire        redirect_valid_o,
+    output wire [31:0] redirect_pc_o
+);
+  // 比较结果预先算好，避免表达式过长被自动换行拆散。
+  wire lt_signed = $signed(src1_i) < $signed(src2_i);
+  wire ge_signed = $signed(src1_i) >= $signed(src2_i);
+  wire lt_unsigned = src1_i < src2_i;
+  wire ge_unsigned = src1_i >= src2_i;
+
+  // 条件分支裁决：beq 相等、bne 不等、blt/bge 有符号比较、bltu/bgeu 无符号比较。
+  assign branch_taken_o = branch_i &&
+                            ((beq_i  && (src1_i == src2_i)) ||
+                             (bne_i  && (src1_i != src2_i)) ||
+                             (blt_i  && lt_signed) ||
+                             (bge_i  && ge_signed) ||
+                             (bltu_i && lt_unsigned) ||
+                             (bgeu_i && ge_unsigned));
+
+  // 跳转目标：jalr 为 (rs1+imm) 且最低位清零；jal 为 PC+imm。
+  assign target_o = jalr_i ? ((src1_i + imm_i) & 32'hffff_fffe) : (pc_i + imm_i);
+
+  // EX 级存在需要裁决的控制流指令。
+  assign controlflow_o = valid_i && (branch_i || jal_i || jalr_i);
+
+  // 条件分支的预测方向/目标与实际不符，或 JAL/JALR 必须重定向。
+  assign redirect_valid_o = controlflow_o &&
+                              (branch_i ?
+                               ((pred_taken_i != branch_taken_o) ||
+                                (pred_taken_i && branch_taken_o &&
+                                 (pred_target_i != target_o))) : 1'b1);
+
+  // 预测了跳转但实际不跳转时，回到顺序地址继续取指。
+  assign redirect_pc_o = (branch_i && !branch_taken_o) ? (pc_i + 32'd4) : target_o;
+endmodule
+
+`default_nettype wire