乘除法改为多周期时序单元，CPU 时钟从 6.25 MHz 提到 50 MHz

- 新增 rtl/cpu21_riscv_muldiv.v：移位迭代的多周期乘除法单元。
  * 乘法：32 拍移位加法得到 64 位乘积；有符号变体先取操作数绝对值，迭代结束后
    按符号对 64 位乘积取负。
  * 除法：32 拍恢复余数法得到商与余数；除零按 RISC-V 约定（商全 1、余数为被除数）。
  * 一次乘/除独占 EX 共 34 拍（1 拍装载 + 32 拍迭代 + 1 拍定型）：期间 ID/EX 保持、
    EX/MEM 插气泡、取指/译码冻结，并屏蔽中断（避免结果未定型就写回 rd）。
- rtl/cpu21_riscv_alu.v：删除组合的 32x32 乘法与除法/取余（原来关键路径约 94 ns、
  325 级逻辑、286 个 CARRY4，是 100 MHz 无法收敛的根因）。ALU_MUL/ALU_DIVU 现在
  只作为“这是乘除法指令”的标识，结果由顶层从 muldiv 选取（wb_sel=3 取 result2 的
  约定保持不变，译码器与写回选择都不用改）。
- rtl/cpu21_riscv_decoder.v：新增 md_op_o（乘除法操作类型），并补上课程真值表里的
  divu（funct3=101）——之前这一项译码缺失，会导致 divu 不写 rd。
- rtl/cpu21_riscv_redirect_int_bpb.v：ID/EX 增加 md_op；EX 级停留、结果选择与中断
  屏蔽。另外为时序做了三处行为等价的重构（100 MHz 下 WNS 从 -3.54 ns 改善到
  -1.10 ns）：
  * JAL/JALR 的链接地址 PC+4 改在 EX 级预先算好并随流水寄存器传递，去掉
    “写回值/前递 → 停机判定 → 流水控制”路径上的两个 32 位加法器；
  * ID/EX 的 payload 时钟使能不再依赖冲刷（只有 valid 位受冲刷控制），把
    “EX 级组合判决 → 流水寄存器时钟使能”这条最长路径缩到只剩 1 位；
  * ex_block_irq 不再包含 ex_redirect_valid / ex_halt_event（它们本身就会让
    flush_younger 有效，中断优先时返回地址由 irq_save_pc 正确给出），切断
    “分支判决 → 中断控制器 → flush”的绕行路径。
- rtl/cpu21_riscv_hazard_unit.v：停顿条件去掉 flush_younger（冲刷由 valid 位与
  PC/IF-ID 的冲刷分支处理，同时发生停顿只会多保持一拍 payload），避免把长路径
  引到 payload 的时钟使能上。
- board/cpu21_board_top.v / .xdc：乘除法已不在关键路径上，分频比从 16 降到 2
  （50 MHz，周期 20 ns）。实测（xc7a100tcsg324-1）：CLK_DIV=1（100 MHz）下
  WNS=-1.1 ns，剩余违例路径是 EX 级“分支判决/中断保存 → BPB 更新”，与乘除法无关
  （逻辑只占约 3 ns，其余 ~8 ns 是布线）；CLK_DIV=2 时 WNS=+5.109 ns，余量约 25%。
- 上板 ROM 按 50 MHz 重新生成（延时计数 0x7A000 ≈ 20 ms/步，快速版 64 次循环），
  CPU 时钟比改造前快 8 倍。
- tools/rv_asm.py：支持 divu / remu 助记符。新增 testbench/programs/muldiv_test.asm
  与 muldiv_test.expected（13 个用例：mul/mulh/mulhsu/mulhu/divu/remu、负数、
  0xffffffff、除零、0x12345678 大数）。
- 验证：muldiv_test 13/13、isa_test 24/24、lui_test 4/4、mmio_test 5/5 全部 PASS；
  两个基线（5560 / 6003 周期）与改造前的流水统计一致（差异只来自多周期乘除法带来的
  停顿/气泡计数）；中断测试仍能正常进入 0x30ac / 0x31e0 / 0x3300 三层嵌套处理程序；
  板级仿真：默认 ROM 首次写入 LED=0001、快速 ROM 跑马灯 0001..8000 循环正常。
- 实现结果：synth_design / route_design / write_bitstream 全部完成，
  LUT 5400 → 3420（5.39%）、DSP 12 → 0、IOB 23，时钟 6.25 MHz → 50 MHz，
  bit 文件已更新。

board/cpu21_board_top.xdc

@@ -2,14 +2,16 @@
 ## 引脚编号取自 ConstraintsData/Nexys4DDR_Master.xdc（母版默认全部注释）。
 ## 只约束 cpu21_board_top 实际使用的端口。
 
-## 100 MHz 板载时钟
+## 100 MHz 板载时钟（分频器输入）
 set_property -dict { PACKAGE_PIN E3    IOSTANDARD LVCMOS33 } [get_ports { clk100 }]
 create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports { clk100 }]
 
-## CPU 时钟：板上 100 MHz 经 CLK_DIV(=16) 分频
-## （与 cpu21_board_top.v 的 CLK_DIV 保持一致；改分频比时这里也要改）
+## CPU 时钟：板上 100 MHz 经 CLK_DIV(=2) 分频到 50 MHz
+## （与 cpu21_board_top.v 的 CLK_DIV 保持一致；改分频比时这里也要改。
+##   乘除法已是多周期单元，不再需要 16 分频；实测 100 MHz 下剩余违例路径是
+##   EX 级分支判决/中断保存 → BPB 更新，50 MHz 则余量充足）
 create_generated_clock -name cpu_clk -source [get_ports { clk100 }] \
-  -divide_by 16 [get_pins { clk_div_reg/Q }]
+  -divide_by 2 [get_pins { clk_div_reg/Q }]
 
 ## 复位按键（CPU_RESETN，低有效）与"继续运行"按键（BTNC）
 set_property -dict { PACKAGE_PIN C12   IOSTANDARD LVCMOS33 } [get_ports { rst_n }]
@@ -38,7 +40,7 @@ set_property -dict { PACKAGE_PIN V14   IOSTANDARD LVCMOS33 } [get_ports { led[13
 set_property -dict { PACKAGE_PIN V12   IOSTANDARD LVCMOS33 } [get_ports { led[14] }]
 set_property -dict { PACKAGE_PIN V11   IOSTANDARD LVCMOS33 } [get_ports { led[15] }]
 
-## LED16_B：MMIO 写入指示（拉长约 2.7 s，CLK_DIV=16 下的 CPU 时钟）
+## LED16_B：MMIO 写入指示（拉长约 0.34 s @50 MHz）
 set_property -dict { PACKAGE_PIN R12   IOSTANDARD LVCMOS33 } [get_ports { led_we }]
 
 ## 上板调试时可把 MMIO 写入的 LED 寄存器也引到 LED16_R/G，