重构：按功能拆分流水线模块、修复 BLT 指令、注释中文化

1) 模块拆分（便于单独仿真调试）把原来单文件的三模块结构按功能拆成 10 个独立文件，顶层只保留五级流水寄存器、子模块例化、PC/IF-ID/ID-EX 控制优先级与对外输出： cpu21_riscv_alu.v 组合 ALU（result2 用于 MUL 高位/余数） cpu21_bpb_8.v 8 项全相联分支目标缓冲 cpu21_riscv_decoder.v ID 级组合译码器 cpu21_riscv_regfile.v 寄存器堆（写优先旁路） cpu21_riscv_forward_unit.v EX 级前递网络 cpu21_riscv_store_unit.v EX 级存储数据对齐（sw/sb） cpu21_riscv_branch_unit.v EX 级控制流裁决 cpu21_riscv_hazard_unit.v load-use 冒险与停顿/冲刷判定 cpu21_riscv_irq_ctrl.v 中断优先级、ustatus/uepc、嵌套返回栈 cpu21_riscv_perf_counters.v 性能计数器已把上述文件加入 Vivado 工程 sources_1；端口、时序与行为经 xsim 对同一 ROM 逐周期回归验证，统计量完全一致。 2) 修复 BLT 指令（真值表第 28 行：opcode IR[6:2]=0x18、funct3=100、ALU_OP=SLT）此前 funct3=100 未译码，blt 被当作空指令执行，于是 `blt s1,zero,loop` 的循环只执行一次就顺序落到退出代码并停机（现象：只输出第一个值后就不再运行）。 - cpu21_riscv_decoder.v：新增 blt_o，OP_BRANCH 接受 funct3=100，并按真值表给出 ALU_SLT（beq/bne 仍为 SUB，bltu 仍为 SLTU） - cpu21_riscv_branch_unit.v：新增 blt_i，用有符号比较 $signed(src1) < $signed(src2) 裁决 - cpu21_riscv_redirect_int_bpb.v：新增 idex_blt_q 流水寄存器， IF 级 f_is_branch 纳入 funct3=100，使 blt 也参与 BPB 预测验证：blt 小程序正确输出 -3/-2/-1 后停机（cond_taken=2）； benchmark 第 [4] 段完整输出 fffffff1..ffffffff；中断测试程序的中断入口与停留周期与改动前一致。 3) 注释中文化 - cpu21_riscv_redirect_int_bpb.v 及全部新增子模块使用中文注释； - testbench/tb_cpu21_riscv_redirect_int_bpb.v 与新增的 tb_no_intr.v 注释全部译为中文。 - testbench/tb_no_intr.v：与中断测试平台同框架但不注入 irq 脉冲的对照测试平台（修复其 $dumpvars 引用了不存在的模块名，并改用 tb_no_intr.vcd 避免与另一个 TB 的波形文件互相覆盖）。 4) 其他 - testbench/tb_cpu21_riscv_redirect_int_bpb.v 的默认 ROM_FILE 改为 cpu21_riscv_redirect_int_bpb_rom.hex（中断测试程序）； - cpu21_riscv_redirect_int_bpb说明.md 增补"文件与模块划分"章节与 BLT 说明； - 真值表.txt 移动到 testbench/programs/ 下。
2026-09-12 18:48:31 +08:00
parent abb2e161af
commit 266ec6a049
15 changed files with 1597 additions and 803 deletions
@@ -0,0 +1,49 @@
+`timescale 1ns / 1ps
+`default_nettype none
+
+// -----------------------------------------------------------------------------
+// EX 级存储数据对齐单元。
+//
+// 依据地址低两位生成写数据与字节写掩码：sw 输出全字 + 1111，sb 把数据的
+// 低 8 位搬到对应的字节车道，并只置位对应的写掩码。
+// -----------------------------------------------------------------------------
+module cpu21_riscv_store_unit (
+    input  wire [31:0] addr_i,
+    input  wire [31:0] data_i,
+    input  wire        mem_write_i,
+    input  wire        mem_byte_i,
+    output reg  [31:0] store_data_o,
+    output reg  [ 3:0] store_wstrb_o
+);
+  always @* begin
+    store_data_o  = data_i;
+    store_wstrb_o = 4'b0;
+    if (mem_write_i) begin
+      if (mem_byte_i) begin
+        case (addr_i[1:0])
+          2'd0: begin
+            store_data_o  = {24'b0, data_i[7:0]};
+            store_wstrb_o = 4'b0001;
+          end
+          2'd1: begin
+            store_data_o  = {16'b0, data_i[7:0], 8'b0};
+            store_wstrb_o = 4'b0010;
+          end
+          2'd2: begin
+            store_data_o  = {8'b0, data_i[7:0], 16'b0};
+            store_wstrb_o = 4'b0100;
+          end
+          default: begin
+            store_data_o  = {data_i[7:0], 24'b0};
+            store_wstrb_o = 4'b1000;
+          end
+        endcase
+      end else begin
+        store_data_o  = data_i;
+        store_wstrb_o = 4'b1111;
+      end
+    end
+  end
+endmodule
+
+`default_nettype wire